Samsung ha detallado en Hot Chips 2026 una hoja de ruta de tres etapas para evolucionar la memoria HBM hasta llegar a zHBM, una arquitectura donde la DRAM dejaría de situarse junto al procesador y pasaría a apilarse directamente sobre el XPU, formando una estructura tridimensional que combine memoria y cálculo mucho más estrechamente.
El cambio pretende atacar uno de los mayores problemas de los aceleradores de inteligencia artificial: mover enormes cantidades de datos entre memoria y unidades de cálculo. Samsung no plantea únicamente aumentar velocidades o añadir más capas DRAM, sino convertir progresivamente la base de cada pila HBM en silicio lógico capaz de asumir parte del procesamiento.
HBM4 introduce una base lógica fabricada a 4 nm
Las actuales memorias HBM colocan varios dies DRAM apilados verticalmente sobre un die base, comunicados internamente mediante TSV. La pila completa permanece después situada junto a la GPU, NPU u otro acelerador sobre un interposer, que proporciona una conexión extremadamente ancha entre memoria y procesador.
Con HBM4, Samsung ha dado un paso importante al fabricar ese die base mediante un proceso lógico avanzado de 4 nm, en lugar de utilizar una tecnología más cercana a la empleada en las propias capas DRAM. Inicialmente, esta decisión permite reducir área y mejorar la eficiencia energética del conjunto.
Pero la consecuencia más interesante está en otra parte. Samsung dispone ahora de silicio lógico avanzado directamente debajo de cada pila HBM, abriendo la posibilidad de añadir funciones que anteriormente debían ejecutarse necesariamente en el acelerador principal.
La memoria empezará a realizar parte del procesamiento
La primera etapa de esta evolución mantiene prácticamente todo el cálculo convencional dentro del XPU, pero permite trasladar hacia el die base de HBM funciones de control más sofisticadas. El objetivo inicial no es convertir la memoria en un procesador independiente, sino hacerla progresivamente más inteligente.
En generaciones posteriores, Samsung contempla mover operaciones adicionales hacia esa capa lógica, reduciendo la cantidad de información que necesita desplazarse continuamente entre HBM y el acelerador. Cuantos más cálculos puedan realizarse cerca de los propios datos, menor será el coste energético asociado a transportarlos.
Este planteamiento encaja con una tendencia más amplia dentro de la industria. El rendimiento de la IA ya no depende únicamente de añadir más FLOPS, porque el ancho de banda, la latencia y el consumo energético de mover parámetros y activaciones empiezan a limitar cuánto puede aprovecharse realmente toda esa capacidad de cálculo.
zHBM colocaría la DRAM directamente encima del XPU
La última etapa de la hoja de ruta es zHBM, donde Samsung elimina prácticamente la separación horizontal tradicional entre cálculo y memoria. En vez de instalar varias pilas HBM alrededor del procesador sobre un interposer, la compañía plantea apilar las capas DRAM directamente encima del XPU.
El resultado sería una estructura tridimensional donde memoria y cálculo quedarían separados por distancias extremadamente pequeñas. Reducir físicamente ese recorrido puede mejorar simultáneamente ancho de banda, latencia y eficiencia energética, tres variables críticas cuando un acelerador necesita acceder constantemente a cientos de gigabytes o incluso terabytes de información.
La idea guarda similitudes conceptuales con otras propuestas de 3D DRAM y procesamiento cercano a memoria que están apareciendo en la industria. El objetivo común es evitar que cada incremento de rendimiento computacional obligue a gastar una cantidad todavía mayor de energía simplemente transportando los datos hasta las unidades capaces de procesarlos.
Samsung sitúa el ancho de banda actual de HBM4 entre 1 y 5 TB/s
Samsung estima que las implementaciones contemporáneas de HBM4 pueden proporcionar aproximadamente entre 1 y 5 TB/s de ancho de banda, dependiendo de la configuración. Seguir aumentando esa cifra mediante más conexiones de entrada y salida y frecuencias de señal superiores incrementa considerablemente la complejidad, consumo y dificultad del encapsulado.
Apilar memoria directamente sobre el procesador permite abordar el problema desde otra dirección. En lugar de intentar transportar más información cada segundo a través de conexiones cada vez más exigentes, zHBM busca reducir drásticamente la distancia que recorren esos datos antes de llegar al silicio de cálculo.
Ese cambio podría resultar especialmente importante en sistemas de IA donde muchas operaciones tienen una intensidad computacional relativamente baja frente al volumen de memoria utilizado. En esas cargas, acelerar exclusivamente las unidades matemáticas proporciona beneficios limitados si los datos continúan llegando demasiado lentamente.
El calor es el gran obstáculo para colocar DRAM sobre un acelerador
La mayor dificultad aparece precisamente al apilar físicamente ambos componentes. Un acelerador moderno de IA puede disipar cientos de vatios por chip, mientras que sistemas completos alcanzan consumos de varios kilovatios. Colocar DRAM sensible a la temperatura directamente encima de semejante fuente térmica complica enormemente la refrigeración.
La memoria necesita mantenerse dentro de márgenes adecuados para conservar fiabilidad, retención de datos y comportamiento estable, por lo que eliminar distancia eléctrica puede crear simultáneamente un problema térmico mucho mayor. Samsung tendrá que encontrar una forma de extraer calor atravesando una estructura donde diferentes capas de silicio permanecen apiladas verticalmente.
También aparecen dificultades relacionadas con rendimiento de fabricación, costes y reparabilidad. Un defecto en una capa puede comprometer un conjunto mucho más caro cuando memoria y procesador forman parte del mismo encapsulado tridimensional, aumentando las exigencias sobre procesos de unión, pruebas y selección de dies.
zHBM apunta primero a IA y HPC, no a tarjetas gráficas gaming
Samsung está planteando esta arquitectura principalmente para aceleradores de IA y computación de alto rendimiento, donde el coste de mover datos justifica recurrir a encapsulados extremadamente avanzados. No existe indicación de que zHBM vaya a sustituir próximamente a la GDDR utilizada por las tarjetas gráficas convencionales.
Para el mercado gaming, GDDR seguirá siendo considerablemente más económica y sencilla de integrar durante bastante tiempo. Una GeForce o Radeon de consumo no necesita necesariamente resolver los mismos problemas de ancho de banda y capacidad que un acelerador destinado a trabajar con modelos de cientos de miles de millones de parámetros.
Eso no significa que estas investigaciones resulten irrelevantes para PC. Tecnologías nacidas inicialmente en grandes aceleradores pueden terminar influyendo años después en CPU con chiplets, GPU integradas o APU de alto rendimiento, especialmente si permiten aumentar el ancho de banda sin disparar proporcionalmente consumo y superficie de encapsulado.
Samsung todavía no ha anunciado cuándo llegará zHBM
Por ahora, zHBM es una dirección tecnológica y no un producto comercial anunciado. Samsung no ha proporcionado fecha de lanzamiento, configuraciones concretas ni especificaciones definitivas, por lo que todavía faltan años de desarrollo antes de saber qué forma adoptará realmente esta arquitectura.
Lo importante está en la estrategia. Samsung está dejando de tratar la HBM como una memoria puramente pasiva para convertir progresivamente su die base en una pieza activa del sistema. Si esa evolución culmina en zHBM, memoria y procesador podrían terminar integrándose dentro de una misma estructura vertical.
Ese cambio supondría una ruptura importante respecto al modelo actual. En lugar de mejorar únicamente la velocidad de la memoria, el siguiente gran salto podría consistir en hacer que los datos se muevan menos y que parte del procesamiento ocurra directamente donde están almacenados, atacando uno de los principales cuellos de botella de la próxima generación de IA.
Vía: Guru3D
