TSMC estaría preparando la producción en masa de CoPoS para la segunda mitad de 2028, según el analista Ming-Chi Kuo. Esta tecnología de empaquetado avanzado busca superar los límites físicos de CoWoS en aceleradores de IA cada vez más grandes, donde GPU, HBM y chiplets necesitan más superficie útil.
El contexto es importante porque el empaquetado ya se ha convertido en un cuello de botella tan crítico como el nodo de fabricación. Los chips de IA no solo requieren transistores más densos, sino también más espacio para interconectar memoria, lógica y componentes auxiliares sin penalizar ancho de banda, consumo o estabilidad.
CoPoS quiere romper el límite físico de CoWoS
La tecnología CoWoS actual se apoya en un intercalador de silicio fabricado mediante litografía. Ese enfoque ofrece mucho rendimiento, pero también impone una barrera clara: el tamaño máximo del empaquetado queda condicionado por la retícula de las máquinas de litografía.
CoPoS, siglas de chip-on-panel-on-substrate, cambia esa lógica al recurrir a paneles de mayor tamaño como etapa intermedia. Al eliminar la dependencia directa del intercalador de silicio tradicional, TSMC puede plantear paquetes mucho más grandes para chips de IA.
Según Kuo, la tecnología permitiría empaquetados de más de nueve veces el tamaño de una retícula estándar. Esa ampliación de superficie resulta clave para integrar más HBM, más chiplets y más lógica de comunicación, justo lo que necesitan los aceleradores de próxima generación.
NVIDIA Feynman podría estar entre los primeros candidatos
Ilustración de un encapsulado CoWoS de TSMC, usado para integrar GPU, memoria HBM y otros bloques en chips avanzados. Fuente de la imagen: TSMC
El analista apunta a NVIDIA como uno de los posibles primeros usuarios de CoPoS, con los futuros chips de IA Feynman como candidatos. El dato debe tratarse como información no confirmada, pero encaja con la necesidad de NVIDIA de escalar memoria e interconexión más allá de CoWoS.
La lectura industrial es bastante directa. Las próximas generaciones de aceleradores no podrán crecer solo aumentando potencia de GPU, porque el rendimiento real depende cada vez más del ancho de banda con HBM, del tamaño del paquete y de la eficiencia de las conexiones internas.
El sustrato usaría vidrio entre capas ABF
Uno de los matices aclarados por Kuo es importante: CoPoS no usaría un intercalador de vidrio como sustituto directo del intercalador de silicio. El vidrio se usaría primero como portador temporal durante el ensamblado inicial y después como núcleo dentro del sustrato final.
Ese sustrato estaría formado por vidrio colocado entre capas de Ajinomoto Build-up Film, conocido como ABF. Los chips se montarían sobre la capa ABF del sustrato, no directamente sobre un intercalador de vidrio, una diferencia técnica clave para entender la arquitectura.
El uso de vidrio puede aportar estabilidad dimensional en formatos más grandes. Cuando el paquete crece, controlar deformación, alineación y planitud se vuelve esencial, porque cualquier desviación puede afectar a las conexiones entre GPU, memoria HBM y el resto de bloques del acelerador.
Intel EMIB-T aumenta la presión competitiva
Key takeaways on TSMC’s next-generation advanced packaging, CoPoS (publicly available technical details omitted):
1. CoPoS is currently expected to enter mass production in 2H28. It is designed to improve the economics of ultra-large packages above the 9.5x reticle-size class,…
— 郭明錤｜Ming-Chi Kuo (@mingchikuo) June 11, 2026
El avance de CoPoS llega mientras varias informaciones de la cadena de suministro ponen el foco en Intel EMIB-T. Se ha llegado a señalar que NVIDIA estaría probando esa tecnología para futuros chips, aunque todavía no hay una confirmación pública completa de esos acuerdos.
La presión para TSMC es evidente. Si Intel consigue ofrecer una alternativa creíble para empaquetados de IA de gran tamaño, CoWoS dejaría de ser una ventaja tan difícil de discutir. CoPoS funciona así como evolución técnica y como respuesta estratégica al empuje competitivo.
El empaquetado ya marca el ritmo de la IA
Durante años, el debate se centró casi siempre en el nodo litográfico. Ahora el sector mira también a CoWoS, SoIC, EMIB-T y CoPoS, porque un acelerador de IA puede quedar limitado por cómo integra memoria y chiplets, no solo por el proceso usado en la GPU.
Esto explica por qué TSMC necesita preparar el salto con antelación. Si los paquetes actuales no escalan en superficie, las próximas generaciones no podrán aumentar HBM, ancho de banda e interconexión al ritmo que exige la IA, aunque el silicio principal siga mejorando.
CoPoS será una prueba de ejecución para TSMC
La lectura final es clara: CoPoS puede convertirse en una de las tecnologías más importantes de TSMC para la etapa posterior a CoWoS. Su éxito dependerá de capacidad industrial, coste, rendimiento de fabricación y adopción real por clientes de IA de gran volumen.
Si la producción en masa llega en la segunda mitad de 2028, TSMC tendrá que demostrar que puede fabricar paquetes mucho más grandes sin disparar defectos ni retrasos. La batalla del empaquetado avanzado será tan decisiva como la del nodo de fabricación, porque la IA ya exige más silicio integrado en cada acelerador.
Vía: Wccftech
