SMIC ha conseguido fabricar el Kirin 9030 de Huawei con un paso metálico mínimo de 32,5 nm, inferior a los 36 nm medidos en los procesadores Panther Lake con Intel 18A. El resultado demuestra el avance de la industria china mediante litografía DUV, pero no significa que su proceso haya superado a los nodos más modernos.
El análisis de SemiAnalysis sitúa N+3 en una densidad comparable a TSMC N6, pese a las restricciones que impiden acceder a sistemas EUV avanzados. Sin embargo, una comparación basada únicamente en una capa metálica oculta diferencias importantes en densidad total, consumo y rendimiento, además de la complejidad de fabricación y el control del proceso.
El Kirin 9030 reduce el paso metálico hasta 32,5 nm
La separación mínima entre las líneas de la capa local M0 alcanza 32,5 nm, alrededor de un 10% menos que los 36 nm observados en Panther Lake. También queda por debajo de los aproximadamente 40 nm medidos en el Helio G99 fabricado mediante N6, un proceso que ya utiliza litografía EUV en determinadas capas.
La cifra resulta técnicamente notable porque N+3 depende de litografía ultravioleta profunda y múltiples exposiciones. Para definir M0, el proceso recurriría a un cuádruple patronado autoalineado, mientras las capas M1 y M2 emplearían técnicas dobles con pasos respectivos de 38 y 40 nm.
Esta estrategia permite construir estructuras muy pequeñas mediante equipos DUV, pero exige más máscaras, exposiciones, grabados y controles de alineación. Cada etapa adicional incrementa el coste de la oblea y el tiempo de producción, además de elevar la posibilidad de introducir defectos que reduzcan el rendimiento de fabricación.
El avance también procede de la cooptimización entre diseño y tecnología, conocida como DTCO. En lugar de depender exclusivamente de transistores más pequeños, los ingenieros ajustan las bibliotecas, la altura de las celdas y las pistas metálicas para aprovechar mejor el área disponible dentro del chip.
Medición del paso metálico del Kirin 9030. Fuente de la imagen: SemiAnalysis.
Una capa más estrecha no convierte N+3 en un nodo superior
El paso M0 solo describe una parte del sistema de interconexión. La densidad útil de un chip también depende de las siguientes capas metálicas, el número de pistas por celda, la resistencia de las líneas, las vías y la capacidad para enrutar señales a través de todo el circuito.
Intel 18A admite un paso M0 mínimo de 32 nm, aunque Panther Lake utiliza una implementación más relajada de 36 nm. Esta elección no responde necesariamente a una limitación del nodo, ya que sus procesadores emplean bibliotecas orientadas al rendimiento y la tecnología PowerVia de alimentación trasera.
PowerVia traslada las líneas gruesas de alimentación y determinados contactos a la parte posterior del chip. De este modo, Intel puede permitirse un paso frontal menos agresivo sin perder necesariamente densidad global, mientras reduce la congestión y mejora la distribución eléctrica dentro de las celdas.
El proceso N+3 alcanza aproximadamente 113,4 millones de transistores por mm², ligeramente por encima de los 107,7 millones medidos en N6. No obstante, continúa por debajo de Intel 18A y de los nodos actuales de 3 nm, por lo que el dato de M0 representa una victoria localizada y no una superioridad general.
Huawei aprovecha la densidad para añadir más recursos
Comparación entre TSMC N6 y el proceso N+3 de 7 nm de SMIC. Fuente de la imagen: SemiAnalysis.
El Kirin 9030 mantiene un tamaño próximo a 140 mm², similar al de su predecesor, pero aprovecha N+3 para incorporar un núcleo intermedio adicional, ampliar la memoria caché e introducir más recursos en la GPU y la NPU. El núcleo principal también duplica su caché L2 hasta 2 MB mientras reduce su superficie.
Los núcleos intermedios disminuyen su área alrededor de un 22%, permitiendo pasar de tres a cuatro unidades sin ampliar significativamente el conjunto principal de CPU. El aumento de densidad se utiliza así para mejorar principalmente el rendimiento multinúcleo y la cantidad de lógica integrada.
El resultado confirma que N+3 no constituye únicamente una demostración de laboratorio. La fundición puede producir un SoC complejo destinado a un smartphone comercial, mientras el diseñador conserva su capacidad para integrar CPU, GPU, NPU y comunicaciones dentro de un ecosistema sometido a restricciones tecnológicas internacionales.
TechInsights también identifica N+3 como una evolución escalada del proceso de 7 nm utilizado anteriormente. Su análisis confirma avances relevantes, aunque mantiene que la tecnología continúa considerablemente menos miniaturizada que los procesos comerciales de 5 nm de las principales fundiciones.
La eficiencia energética muestra la distancia real
La principal desventaja aparece al analizar el rendimiento por vatio y la curva de voltaje-frecuencia. Según SemiAnalysis, un núcleo de eficiencia de Apple ofrece alrededor de un 20% más de rendimiento entero que el núcleo principal del Kirin 9030 consumiendo aproximadamente 1W frente a 4,5W.
La comparación no depende exclusivamente del proceso de fabricación, ya que también intervienen la arquitectura del núcleo, las cachés y el sistema operativo, además de las condiciones de medición. Aun así, refleja que el SoC chino necesita mucho más consumo para alcanzar un rendimiento inferior, una limitación especialmente importante en smartphones.
El núcleo principal TaiShan mejora su frecuencia desde 2,5 hasta 2,75 GHz, pero su rendimiento continúa próximo al de plataformas Android de varias generaciones anteriores. Los diseños actuales fabricados mediante N4, N3 o N3P disponen de más transistores y una eficiencia eléctrica superior, ampliando la distancia pese a la buena densidad superficial de N+3.
El uso intensivo de múltiples exposiciones tampoco garantiza la misma madurez, coste o cantidad de chips funcionales por oblea que un proceso EUV consolidado. La fundición puede reducir determinadas dimensiones, pero cada nueva contracción mediante DUV introduce una complejidad creciente difícil de sostener económicamente.
La comparación con TSMC N6 también requiere contexto. Aunque ambos procesos alcancen densidades próximas, N6 pertenece a una generación comercial mucho más antigua que los nodos utilizados actualmente en los chips móviles más avanzados. Igualar esa referencia no elimina la brecha frente a N3, N3P o los futuros procesos de 2 nm.
Fotografía de la matriz del Kirin 9030. Fuente de la imagen: SemiAnalysis.
LogicFolding podría compensar parte de las limitaciones
Huawei plantea complementar el escalado convencional mediante su estrategia Tau Scaling y LogicFolding, basada en reducir el tiempo empleado para mover información entre lógica, memoria y otros bloques. La propuesta combina integración tridimensional, interconexiones cortas y encapsulado avanzado para mejorar el rendimiento sin depender únicamente de transistores más pequeños.
El apilamiento puede recuperar densidad, acortar recorridos eléctricos e integrar funciones fabricadas mediante tecnologías diferentes. Sin embargo, introduce nuevos desafíos relacionados con la temperatura, el suministro eléctrico y el rendimiento de fabricación, además de requerir herramientas capaces de diseñar y validar estructuras tridimensionales complejas.
Esta estrategia podría permitir que futuros Kirin mejorasen la comunicación interna y el aprovechamiento del área, incluso aunque el proceso litográfico continúe por detrás. No obstante, el encapsulado no corrige por sí solo una curva de voltaje-frecuencia menos eficiente ni elimina el coste derivado del múltiple patronado DUV.
El Kirin 9030 confirma que China puede continuar avanzando sin disponer de EUV, pero también expone el coste técnico y energético de ese camino. N+3 consigue una densidad similar a N6 y un paso M0 competitivo, mientras las fundiciones líderes conservan una ventaja más amplia en rendimiento, eficiencia, fabricación y escalabilidad.
Vía: Wccftech
