Samsung estaría valorando subcontratar parte del diseño físico del I/O die del futuro TPU Icefish de Google. La compañía habría consultado a varios socios coreanos ante la creciente carga de trabajo de su división de fundición, aunque ni Google ni Samsung han confirmado oficialmente el contrato o el reparto final de la fabricación.
El plan atribuye a TSMC la fabricación del chiplet de cálculo mediante su proceso A14 de 1,4 nm, mientras Samsung produciría el I/O die con su nodo de 2 nm. Icefish todavía se encuentra en desarrollo y su producción en volumen podría comenzar durante 2028, por lo que la arquitectura y los proveedores todavía podrían cambiar.
Samsung busca apoyo para adaptar el diseño a su proceso de 2 nm
Según The Elec, Samsung habría contactado con sus Design Solution Partners especializados en implementación física para conocer su disponibilidad. Las empresas consideradas incluyen ADTechnology, Gaonchips y Alphachips, aunque Samsung también estaría estudiando conservar internamente una parte del trabajo de diseño.
El encargo no consistiría en diseñar desde cero la arquitectura del TPU. Los socios tendrían que realizar tareas de implementación física, colocación y enrutado de circuitos, diseño para pruebas y verificación, preparando el diseño lógico para que pueda fabricarse correctamente mediante las reglas y bibliotecas del nodo de Samsung.
Este proceso se denomina habitualmente diseño back-end, pero no debe confundirse con el ensamblaje o encapsulado posterior a la fabricación. En este contexto, back-end design describe la fase física previa al tape-out, cuando los bloques lógicos se convierten en una disposición compatible con las interconexiones, límites eléctricos y reglas de fabricación de la fundición.
Samsung mantiene una red oficial de socios DSP dentro de su ecosistema SAFE para apoyar el diseño de ASIC, la implementación física y la adaptación a sus procesos de fabricación. Externalizar el trabajo no sería una práctica excepcional, aunque sí llamaría la atención por tratarse de un proyecto HPC de 2 nm asociado a Google.
El I/O die comunicaría el procesador de cálculo con la memoria HBM
El futuro TPU utilizaría una arquitectura formada por un procesador de cálculo y un I/O die independiente. El primero ejecutaría las operaciones matriciales de inteligencia artificial, mientras el segundo gestionaría parte de las conexiones entre el motor de cálculo, la memoria HBM y otros elementos del encapsulado.
Separar estas funciones permite fabricar cada chiplet mediante el proceso más adecuado para sus requisitos de densidad, consumo y coste. La lógica de cálculo se beneficia directamente de un nodo avanzado, mientras determinados circuitos de entrada, salida e interfaz pueden ofrecer una relación diferente entre superficie y eficiencia energética.
El I/O die no debe describirse simplemente como el componente que conecta el TPU con la placa base. En un acelerador con múltiples chiplets y HBM, su función puede incluir interfaces de memoria, enlaces internos y circuitos responsables del movimiento de datos, convirtiéndolo en una pieza crítica para mantener alimentadas las unidades de cálculo.
Una limitación de ancho de banda o latencia dentro del I/O die puede dejar las unidades de cálculo esperando datos, aunque el chiplet principal disponga de una gran capacidad matemática. Por ese motivo, adaptar correctamente las interconexiones, la alimentación y la integridad de señal resulta fundamental para el rendimiento sostenido del acelerador.
TSMC fabricaría el chiplet principal mediante A14
El informe sostiene que el procesador de cálculo utilizaría TSMC A14, la tecnología de 1,4 nm que sucederá a la familia N2. TSMC mantiene la producción de A14 prevista para 2028 y anuncia hasta un 15% más de rendimiento con el mismo consumo o un 30% menos de potencia manteniendo velocidad frente a N2, además de más de un 20% de mejora en densidad lógica.
Estas cifras corresponden a los objetivos generales del proceso y no representan prestaciones confirmadas para el TPU Icefish. El rendimiento final dependerá de la arquitectura diseñada por Google y MediaTek, la superficie del chiplet, las frecuencias y el sistema de memoria empleado.
Samsung asumiría el I/O die mediante una variante de su nodo de 2 nm con transistores gate-all-around. La compañía atribuyó a su primera generación SF2 un 12% más de rendimiento, un 25% más de eficiencia energética y un 5% menos de superficie frente a SF3, aunque no se conoce qué variante concreta utilizaría Google.
El supuesto reparto permitiría a Google combinar la densidad de TSMC A14 para el cálculo con la capacidad de 2 nm de Samsung para la lógica de entrada y salida. También diversificaría la cadena de suministro, evitando que todos los componentes avanzados dependieran de una única fundición.
La elevada carga de trabajo explicaría la externalización
Samsung habría realizado internamente el diseño físico del chip de conducción autónoma de Tesla, pero ahora afrontaría una mayor demanda de recursos de ingeniería para proyectos de 2 nm. Esta carga adicional habría llevado a la compañía a consultar a firmas externas para completar parte o la totalidad del I/O die de Google.
El informe también atribuye a Samsung posibles encargos de Google, Tesla, Anthropic y DeepX. Sin embargo, varios de esos acuerdos continúan basados en informaciones de la cadena de suministro, por lo que no puede afirmarse que todos hayan alcanzado ya el tape-out o la producción comercial.
ADTechnology y Gaonchips aparecen como los principales candidatos, pero ambas compañías mantienen otros programas avanzados que consumen recursos de diseño físico. Además, este tipo de trabajo ofrece normalmente márgenes inferiores a un contrato ASIC completo que incluya arquitectura, integración, tape-out y fabricación.
Aun así, participar en un TPU de Google proporcionaría experiencia demostrable sobre un diseño de alto rendimiento fabricado en 2 nm. Esa referencia podría resultar valiosa para conseguir futuros contratos, aunque el proyecto aislado no ofrezca la misma rentabilidad que el desarrollo completo de un ASIC.
El acuerdo de fabricación todavía no puede darse por cerrado
El hecho de que Samsung consulte a socios de diseño refuerza la posibilidad de que esté preparando el I/O die, pero no confirma que Google haya adjudicado definitivamente la producción. Las negociaciones sobre Icefish se conocieron en junio y las fuentes ya advertían de que los planes podían cambiar antes de 2028.
También existen estimaciones contradictorias. JPMorgan habría planteado anteriormente que TSMC podría fabricar el chiplet de cálculo mediante N2 y el I/O die mediante N3, una configuración incompatible con el reparto A14-Samsung 2 nm descrito por las informaciones más recientes.
Esta discrepancia puede responder a diferentes fases del proyecto, revisiones de la arquitectura o estimaciones elaboradas antes de explorar una segunda fundición. Hasta que alguna de las compañías confirme el tape-out, resulta más preciso hablar de conversaciones y preparación técnica que de un pedido cerrado.
Los rumores sobre Intel EMIB-T corresponden a otro posible programa
MediaTek colaboraría con Google en el desarrollo de Icefish, pero las informaciones sobre el posible uso del encapsulado Intel EMIB-T se han relacionado principalmente con TPU v8e, conocido como Humufish, y no necesariamente con el TPU de décima generación.
EMIB-T utiliza puentes de silicio integrados en el sustrato para conectar varios chiplets y añade vías verticales destinadas a mejorar la entrega de energía y la integridad de señal. Intel y Google no han confirmado un contrato, por lo que tampoco puede trasladarse esa posible colaboración de encapsulado a Icefish.
Fabricación, diseño físico y encapsulado son fases diferentes. Samsung podría producir el I/O die, TSMC fabricar el procesador principal y una tercera empresa realizar la integración avanzada de los chiplets y las pilas HBM, pero por ahora no existe una configuración oficial que confirme ese reparto.
El proyecto mediría la recuperación de Samsung Foundry
Conseguir parte de Icefish proporcionaría a Samsung un cliente de referencia para su proceso de 2 nm y demostraría que su fundición puede integrarse en aceleradores que combinan silicio fabricado por varios proveedores. El valor estratégico sería mayor que la superficie relativamente pequeña que pudiera ocupar el I/O die.
Sin embargo, el éxito dependerá de los rendimientos de fabricación, la estabilidad eléctrica y la capacidad para entregar volumen durante 2028. Un nodo puede ofrecer buenas características sobre el papel, pero necesita producir suficientes chips funcionales para competir económicamente en un proyecto de gran escala.
La posible externalización no demuestra necesariamente una falta de capacidad industrial. Refleja que el diseño físico se ha convertido en otro cuello de botella, especialmente cuando varios clientes intentan completar simultáneamente productos avanzados y necesitan ingenieros familiarizados con las reglas de 2 nm.
Por ahora, Samsung estaría preparando los recursos necesarios para fabricar una pieza del futuro TPU de Google. La señal resulta positiva para su fundición, pero Icefish, el reparto entre TSMC y Samsung y la producción prevista para 2028 continúan sin confirmación oficial.
Vía: Wccftech
