Intel ha publicado una nueva solicitud de patente centrada en XBM, una propuesta de memoria de ultra alto ancho de banda pensada como alternativa futura a HBM4. La idea combina DRAM 1T1C con transistores en capas BEOL, enlaces UCIe a 32 GT/s y un diseño apilado orientado a aceleradores de IA con mucha demanda de memoria.
La propuesta no debe leerse como un producto inminente, sino como una arquitectura experimental para romper límites de HBM en coste, ancho de banda, densidad y empaquetado. Según la documentación, XBM buscaría igualar o superar el footprint de HBM4 mediante más TSV, más paralelismo interno y una integración más flexible con chiplets.
XBM apunta a competir con HBM desde otra arquitectura
HBM sigue siendo el estándar dominante en aceleradores de IA, pero también arrastra problemas evidentes. Es cara, compleja de fabricar, depende de empaquetado avanzado y está sometida a una demanda brutal. XBM aparece como una vía alternativa para aumentar ancho de banda sin replicar exactamente el modelo HBM tradicional.
Intel ya ha explorado memoria avanzada antes con tecnologías como HMC y MCDRAM, aunque ninguna logró consolidarse como estándar masivo. Con XBM, la compañía intenta corregir el enfoque usando un contexto distinto: chiplets, UCIe, IA, empaquetado avanzado y una industria desesperada por más ancho de banda de memoria.
La diferencia está en que XBM no solo busca más capacidad. El objetivo es ofrecer una estructura de memoria más escalable y conectada por UCIe, capaz de integrarse en distintos paquetes sin quedar tan atada al formato clásico de stacks HBM junto al acelerador.
UCIe a 32 GT/s sería una de las claves
In this week, an Intel patent application was published, revealing its proposed Cross-Batch Memory (XBM), an ultra high-bandwidth memory that offers some significant improvements over the current standard, which could be a direct competitor to HBM4 in the near future. pic.twitter.com/RPKTZ9XwzS
— Underfox (@Underfox3) July 5, 2026
La patente describe XBM como un bloque DRAM conectado a un bloque de I/O UCIe capaz de operar a 32 GT/s. Este punto es importante porque UCIe permite comunicación chiplet de alta velocidad, y podría reducir la dependencia de interfaces propietarias o diseños extremadamente específicos.
En lugar de tratar la memoria como un stack aislado, Intel plantea una conexión más cercana al lenguaje de los chiplets modernos. Esto permitiría crear soluciones donde la memoria se comunique con el SoC o acelerador mediante un enlace estandarizado, de alto ancho de banda y potencialmente más flexible.
Esa flexibilidad puede ser clave para reducir costes. HBM ofrece muchísimo rendimiento, pero su integración exige interposers, empaquetado complejo y validación muy cara. Si XBM logra apoyarse en UCIe sin perder demasiada eficiencia, podría abrir una ruta más modular para memoria de IA de próxima generación.
Transistores BEOL para ganar área y TSV
El elemento técnico más llamativo es el uso de DRAM 1T1C con transistores en BEOL, es decir, en capas metálicas del back-end-of-line en lugar de depender solo de transistores front-end tradicionales. La idea es liberar área útil y permitir más densidad de TSV y mejor aprovechamiento físico del stack.
En DRAM convencional, el área de transistor compite con rutas, condensadores y estructuras de conexión. Al mover transistores a capas BEOL, Intel busca mejorar la eficiencia de área y dejar más espacio para vías verticales. Eso podría traducirse en mayor paralelismo interno y más ancho de banda por footprint.
Este enfoque también ataca una limitación clásica de HBM: el coste físico de enrutar señales y alimentación dentro de un stack muy denso. Cuantos más TSV y subcanales pueda incluir la memoria sin crecer demasiado, más fácil será aumentar el bandwidth efectivo sin disparar tamaño ni complejidad del paquete.
El diseño mantendría un footprint cercano a HBM4
Intel plantea que XBM pueda moverse en un tamaño comparable al de HBM4, pero con otra organización interna. Cada die XBM tendría capacidades que irían aproximadamente de 0,5 GB a 5 GB, con el I/O enrutado a través de un die base o distribuido según variante.
La arquitectura contempla subcanales compuestos por 12 datablocks, con hasta 96 datablocks en una configuración 8-high y 192 datablocks en una versión 16-high. Estos canales operarían a 2 GHz, reforzando la idea de mucho paralelismo interno antes que una simple subida de frecuencia.
Este tipo de diseño encaja con las necesidades de IA. Los aceleradores no solo necesitan mucha memoria, sino acceso masivo y sostenido a datos. Si XBM logra mantener más subcanales activos con menor penalización de área, podría mejorar ancho de banda agregado, eficiencia y alimentación constante de datos al acelerador.
MoP permitiría formatos más pequeños y flexibles
Uno de los puntos interesantes es que XBM podría implementarse en distintas opciones de paquete, incluido MoP, Memory-on-Package. Esto abriría la puerta a soluciones con más ancho de banda en formatos más compactos, algo relevante para aceleradores, CPUs avanzadas, SoC y sistemas donde HBM completa resulta demasiado cara.
HBM domina en GPUs de IA de gama extrema, pero no siempre es la opción ideal para todos los productos. Hay segmentos que necesitan más ancho de banda que LPDDR, pero no pueden asumir el coste completo de HBM. XBM podría ocupar un punto intermedio de alta capacidad, alto ancho de banda y menor rigidez de integración.
Este enfoque recuerda a otras propuestas recientes para superar la “memory wall”. LPDDR ofrece eficiencia y capacidad, pero no ancho de banda suficiente para ciertas cargas. HBM ofrece ancho de banda, pero a precio alto. XBM intenta colocarse como una tercera vía dentro del empaquetado avanzado.
BIST, redundancia y reparación para producción real
La patente también contempla funciones como BIST, redundancia y capacidades de reparación, incluyendo canales de reserva. Este detalle importa porque una memoria apilada de alta densidad necesita mecanismos internos para sobrevivir a defectos y mantener un rendimiento de fabricación aceptable.
En tecnologías tan complejas, no basta con diseñar un stack rápido. Hay que poder probarlo, aislar fallos, activar redundancia y validar cada capa. Sin esas funciones, una arquitectura prometedora puede quedarse en laboratorio por culpa de bajo rendimiento de producción o costes demasiado altos.
Intel parece diseñar XBM pensando en producción, no solo en un concepto académico. La presencia de lógica de test, control y depuración en un die base opcional o distribuida por el stack sugiere una arquitectura flexible para distintas implementaciones comerciales.
XBM conviviría con ZAM y otras alternativas a HBM
XBM no aparece en vacío. Intel también ha propuesto ZAM, Z-Angle Memory, otra idea para superar limitaciones de memoria de alto ancho de banda. Qualcomm, por su parte, explora HBC para resolver parte del déficit de ancho de banda en soluciones basadas en LPDDR.
La conclusión es que toda la industria está buscando alternativas. La IA ha convertido la memoria en el cuello de botella central, y HBM no puede cubrir todos los precios, volúmenes y factores de forma. XBM forma parte de una oleada de arquitecturas que intentan reducir la dependencia de HBM clásica.
Eso no significa que HBM vaya a desaparecer. HBM4, HBM4E y HBM5 seguirán siendo críticas en aceleradores de gama máxima. Pero si XBM o ZAM funcionan, podrían abrir más opciones de diseño para chips que necesitan mucha memoria sin asumir todos los costes de HBM.
No hay que venderlo como sustituto inmediato
La parte más importante es el calendario. XBM apunta a un horizonte 2030+, parecido al que se ha comentado para ZAM. Eso significa que no competirá de forma directa con las primeras generaciones HBM4 comerciales, sino con la evolución posterior del mercado de memoria avanzada.
Además, una patente no garantiza producto. Intel puede proteger ideas, explorar arquitecturas y registrar variantes sin que todas acaben en fabricación masiva. Para que XBM sea real, tendrá que demostrar rendimiento, coste, fiabilidad, compatibilidad UCIe y adopción por fabricantes de chips.
El potencial existe, pero el camino es largo. HBM tiene una cadena de suministro madura, clientes comprometidos y una hoja de ruta clara. XBM tendría que superar no solo retos técnicos, sino también la inercia industrial de un ecosistema ya construido alrededor de HBM.
Intel busca volver a tener voz en memoria avanzada
La lectura final es que XBM muestra a Intel intentando recuperar protagonismo en memoria para IA. Tras experiencias como HMC, MCDRAM y Optane, la compañía vuelve a plantear una arquitectura propia, esta vez alineada con chiplets, UCIe y empaquetado de próxima generación.
La propuesta es atractiva porque ataca problemas reales: coste de HBM, densidad de TSV, escalado de ancho de banda, flexibilidad de paquete y presión de suministro. Si XBM funciona, podría convertirse en una alternativa estratégica para aceleradores de IA más allá de 2030.
Por ahora, lo prudente es hablar de patente y no de producto. Pero el mensaje técnico es claro: Intel no quiere limitarse a fabricar CPUs y aceleradores, también quiere influir en cómo se conecta la memoria de ultra alto ancho de banda en la próxima década.
Vía: Wccftech
