Huawei está utilizando el Kirin 9050 Pro como primer escaparate comercial de su arquitectura LogicFolding, y nuevos die shots publicados por Kurnal Insights permiten observar con bastante más detalle cómo funciona este planteamiento. El SoC combina dos piezas de silicio superpuestas, una dedicada principalmente a cómputo y otra centrada en SRAM y caché.
Lo especialmente interesante es que ambos dies miden aproximadamente 11,13 × 10,84 mm, equivalentes a 120,65 mm², pero al estar colocados verticalmente no necesitan ocupar conjuntamente esa superficie sobre el encapsulado. Huawei intenta compensar así sus limitaciones para acceder a procesos litográficos más avanzados aumentando la densidad efectiva mediante integración 3D.
LogicFolding aumenta la densidad sin necesitar que todos los transistores sean más pequeños
El principio de LogicFolding consiste en distribuir diferentes funciones del chip entre capas activas de silicio conectadas verticalmente, sustituyendo parte de las largas rutas horizontales por interconexiones extremadamente cortas entre ambos dies. El resultado puede comportarse de forma mucho más cercana a un diseño integrado que dos chips comunicándose mediante una interfaz convencional.
Esta distinción es importante porque una densidad efectiva mayor no significa que SMIC haya conseguido fabricar transistores equivalentes a un proceso puntero de 3 nm. Huawei está obteniendo parte de esa densidad colocando circuitos uno encima de otro, no únicamente reduciendo físicamente cada transistor mediante un nodo más avanzado.
Los nuevos die shots permiten apreciar precisamente esa estrategia. Una capa concentra buena parte de la lógica de cálculo, mientras la segunda proporciona SRAM y estructuras de caché, liberando superficie que de otro modo tendría que compartir espacio horizontalmente con CPU, GPU, NPU y otros bloques funcionales.
También se acortan determinadas conexiones entre lógica y memoria. Reducir las distancias físicas puede mejorar latencia y consumo energético, aunque la integración vertical introduce a cambio nuevos desafíos relacionados con fabricación, alimentación, evacuación térmica y porcentaje de encapsulados completamente funcionales.
Los 120,65 mm² esconden más silicio del que sugiere la superficie
Según las mediciones publicadas, cada capa ocupa 120,65 mm² frente a aproximadamente 122 mm² atribuidos al Kirin 9030S. La reducción de superficie visible es pequeña, pero la comparación directa resulta engañosa porque el Kirin 9050 Pro coloca una segunda capa activa debajo o encima de la primera.
Por eso resulta más útil hablar de densidad efectiva del conjunto que de tamaño físico de un único die. Huawei ha situado LogicFolding alrededor de 238 millones de transistores por milímetro cuadrado bajo su metodología, una cifra que incluye las ventajas obtenidas mediante apilamiento y no debe compararse directamente con la densidad planar de un nodo tradicional.
El supuesto N+3 de SMIC tampoco significa que estemos ante un nodo de 3 nm
Las últimas filtraciones atribuyen el die de cómputo al proceso N+3 de SMIC y la capa de SRAM a N+2, pero Huawei y SMIC no han confirmado oficialmente esta distribución. La nomenclatura puede generar además bastante confusión: N+3 es el nombre de una evolución tecnológica de SMIC y no significa que el chip esté fabricado mediante un proceso real de 3 nm.
Utilizar procesos diferentes para cada capa tendría, en cualquier caso, bastante lógica. La lógica de alto rendimiento y la SRAM no escalan ni se benefician exactamente de la misma manera de cada tecnología de fabricación, por lo que separar físicamente ambos bloques permite escoger un proceso más apropiado para cada uno sin fabricar todo el SoC mediante la opción más compleja.
Ahí aparece una de las ventajas potenciales más importantes de LogicFolding. Huawei puede intentar dedicar sus procesos más avanzados a los circuitos donde realmente aportan valor y utilizar tecnologías más maduras para bloques menos sensibles, aprovechando mejor una capacidad de fabricación avanzada que continúa siendo limitada en China.
Pero también aumenta la dificultad de producción. Para obtener un Kirin 9050 Pro funcional, deben ser válidos los dies individuales, el proceso de unión y las conexiones entre ambos, por lo que una buena tasa de chips aprovechables en cada capa no garantiza automáticamente un rendimiento de fabricación igualmente bueno para el paquete completo.
Hisilicon Hi36E0(Kirin 9050) Dieshothttps://t.co/iKiY621Bmg pic.twitter.com/qup0ANqYUE
— Kurnal (@Kurnalsalts) October 2, 2026
El menor tamaño puede ayudar a fabricar más chips funcionales por oblea
Un die más pequeño suele reducir la probabilidad de que un defecto afecte a cada unidad y permite obtener más chips de una misma oblea. Por eso se especula con que los 120,65 mm² del Kirin 9050 Pro podrían mejorar la tasa de chips funcionales respecto a diseños monolíticos mayores, algo especialmente valioso para SMIC bajo sus actuales restricciones de capacidad.
Sin embargo, el apilamiento vuelve a complicar la ecuación. Huawei estaría utilizando el Kirin 9050 Pro principalmente en sus modelos más elevados, incluidos dispositivos Pro Max y RS, lo que puede indicar que producir el conjunto completo sigue siendo suficientemente complejo o costoso como para limitar inicialmente su implantación.
LogicFolding permite a Huawei atacar el problema desde una dirección diferente
La importancia del Kirin 9050 Pro no reside únicamente en sus prestaciones frente a Snapdragon, Tensor o Apple Silicon. Huawei está intentando conseguir mediante arquitectura y encapsulado parte de las mejoras que otros fabricantes obtienen principalmente mediante nodos litográficos más avanzados, una estrategia condicionada directamente por las restricciones que afectan a su cadena de suministro.
Eso tampoco convierte automáticamente un proceso menos avanzado en equivalente a TSMC N3 o N2. La litografía continúa influyendo enormemente en consumo, frecuencia y densidad física de cada transistor, mientras el apilamiento añade costes y problemas térmicos que un diseño planar no afronta de la misma forma.
Pero LogicFolding cambia la comparación porque demuestra que la evolución de un SoC ya no depende exclusivamente de reducir nanómetros. Chiplets, hybrid bonding, caché apilada y silicio 3D permiten utilizar la tercera dimensión para seguir aumentando densidad y especialización cuando el escalado convencional resulta más difícil o costoso.
Los die shots del Kirin 9050 Pro son especialmente interesantes por eso: Huawei no ha conseguido simplemente fabricar un chip ligeramente más pequeño, sino colocar dos capas activas prácticamente del mismo tamaño dentro de una huella similar a la generación anterior. Si consigue mejorar el rendimiento de fabricación y controlar las temperaturas, LogicFolding podría convertirse en una pieza central de sus próximos Kirin.
Vía: Wccftech
