AMD ha presentado el acelerador Instinct MI455X, una GPU para inteligencia artificial basada en arquitectura CDNA 5 que alimentará los racks Helios. El diseño integra 320.000 millones de transistores, 432 GB de memoria HBM4 y hasta 40 PFLOPS FP4, situándose como la respuesta directa a NVIDIA Rubin.
El nuevo acelerador combina chiplets fabricados mediante los procesos N2 y N3P de TSMC con encapsulado CoWoS-L, enlaces híbridos 3D e interconexión Infinity Fabric. Su objetivo será acelerar entrenamiento de modelos frontera, inferencia a gran escala y sistemas de IA basados en agentes, aumentando simultáneamente cálculo, capacidad de memoria y conectividad.
Instinct MI455X integra 320.000 millones de transistores
El Instinct MI455X utiliza ocho chiplets de aceleración XCD fabricados mediante el nodo N2 de TSMC, mientras los bloques de entrada y salida, caché e interconexión recurren al proceso N3P. El conjunto alcanza 320.000 millones de transistores, apenas 16.000 millones menos que los atribuidos al acelerador Rubin.
Cada XCD incorpora 32 grupos de procesadores de trabajo, formando un total de 256 WGP activos distribuidos entre ocho chiplets. El silicio completo también reserva unidades adicionales para mejorar el rendimiento de fabricación, una estrategia habitual en procesadores de gran tamaño y encapsulados con numerosos componentes interconectados.
Los chiplets se comunican con 12 bloques de caché L2 de 16 MB, sumando 192 MB de caché compartida. Infinity Fabric enlaza estas unidades con 12 controladores HBM4 y los enlaces externos de Helios, permitiendo que el conjunto funcione como un único acelerador coherente para operaciones distribuidas de gran escala.
El encapsulado combina CoWoS-L con enlaces híbridos 3D
AMD empleará el encapsulado avanzado CoWoS-L de TSMC para integrar chiplets de cálculo, memoria HBM4, caché y bloques de entrada y salida. El diseño incorpora uniones híbridas 3D de alta densidad, capaces de reducir la distancia entre silicios y proporcionar más ancho de banda con una latencia inferior.
Los enlaces híbridos permiten colocar los XCD sobre otras capas funcionales del encapsulado, aumentando la densidad de cálculo y el rendimiento por vatio sin depender de un único silicio monolítico. Esta organización facilita fabricar cada componente mediante el proceso tecnológico más eficiente para su función específica.
La arquitectura está preparada para técnicas como paralelismo de tensores, paralelismo de expertos y distribución de caché KV. Estas operaciones resultan esenciales cuando un modelo debe repartirse entre numerosos aceleradores, porque reducen la duplicación de datos, el tráfico interno y los movimientos innecesarios durante la inferencia.
Los 432 GB de HBM4 superan en un 50% a Rubin
El MI455X incorporará 432 GB de memoria HBM4 distribuidos entre 12 pilas, frente a los 288 GB de HBM3e utilizados por el MI355X. El aumento representa un 50% más de capacidad por acelerador, permitiendo alojar modelos mayores, ampliar la caché KV y reducir la fragmentación entre varias GPU.
AMD sitúa el ancho de banda de memoria en hasta 22,3 TB/s, aproximadamente 2,8 veces los 8 TB/s del MI355X. Esta mejora permitirá alimentar las unidades de cálculo con más datos y reducir los tiempos de espera en modelos condicionados por el movimiento continuo de parámetros, activaciones y contexto.
NVIDIA Rubin utilizará 288 GB de HBM4 con aproximadamente 22 TB/s, por lo que ambos aceleradores ofrecerán un ancho de banda similar. La ventaja de AMD será una capacidad adicional de 144 GB por GPU, mientras Rubin conservará más rendimiento teórico en operaciones FP4 dentro de cada acelerador.
MI455X alcanza 40 PFLOPS FP4 y 20 PFLOPS FP8
El nuevo acelerador ofrecerá hasta 40 PFLOPS de cálculo FP4 y 20 PFLOPS en FP8, duplicando aproximadamente la capacidad matricial de la generación MI350. También será compatible con los formatos OCP MXFP4, MXFP6 y MXFP8, diseñados para reducir el consumo de memoria y el coste de las operaciones de IA.
Rubin alcanzará alrededor de 50 PFLOPS FP4 y 17,5 PFLOPS FP8, por lo que NVIDIA dispondrá de más cálculo en precisión FP4, mientras el MI455X ofrecerá una cifra superior en FP8. Estos valores representan rendimiento máximo teórico y no determinan por sí solos el comportamiento dentro de modelos reales.
AMD atribuye al MI455X hasta cuatro veces más rendimiento máximo y hasta 2,9 veces más ancho de banda de memoria frente al MI355X. La mejora generacional combina más unidades matriciales, nuevos formatos numéricos, memoria HBM4 y una interconexión preparada para racks completos.
NUMA permite dividir la GPU en hasta ocho particiones
El Instinct MI455X admitirá modos NUMA y hasta ocho particiones espaciales, permitiendo repartir físicamente sus recursos entre diferentes cargas. El perfil NPS1 distribuirá las direcciones entre las 12 pilas de memoria HBM4, mientras que NPS2 limitará cada dominio a seis pilas para evitar determinados cruces internos.
Los ocho XCD también podrán funcionar como ocho particiones independientes, facilitando la ejecución simultánea de varios modelos, usuarios o servicios. Esta capacidad resulta especialmente útil durante la inferencia, donde una sola GPU puede superar las necesidades de una carga y conviene dividir sus recursos sin perder aislamiento.
La partición puede mejorar la utilización efectiva del acelerador y el retorno de la inversión, aunque cada modo modificará la latencia y el ancho de banda disponible. Los operadores deberán elegir entre acceso uniforme a toda la memoria, máxima coherencia o dominios más pequeños con menos comunicaciones internas.
Helios combinará MI455X con EPYC Venice
El MI455X será el acelerador principal de Helios, la plataforma de inteligencia artificial a escala de rack de AMD. El sistema combinará GPU Instinct, procesadores EPYC Venice, redes Pensando y enlaces UALoE, ofreciendo una infraestructura integrada para entrenamiento, inferencia y fábricas de IA.
Cada rack deberá coordinar grandes cantidades de memoria, aceleradores y tráfico interno. Los procesadores EPYC actuarán como orquestadores, mientras Infinity Fabric y los enlaces externos ampliarán el cálculo entre GPU. El rendimiento final dependerá tanto de la interconexión y el software como de los PFLOPS individuales.
La familia MI400 también incluirá Instinct MI450X para entrenamiento e inferencia a gran escala y MI430X para HPC e inteligencia artificial soberana. Este último priorizará la precisión científica mediante hasta 288 TFLOPS FP64 por hardware, orientándose a simulaciones, investigación y cargas híbridas entre CPU y GPU.
ROCm busca reducir la dependencia de ecosistemas cerrados
Toda la familia funcionará mediante la plataforma abierta ROCm, que incluye compiladores, bibliotecas, entornos de ejecución y herramientas de despliegue. AMD pretende facilitar la portabilidad entre diferentes sistemas y proveedores, reduciendo la dependencia de un único ecosistema propietario durante proyectos de larga duración.
Los aceleradores integrarán además arranque seguro, enlaces GPU a GPU cifrados y protecciones implementadas mediante hardware. Estas funciones permitirán procesar información sensible en centros de investigación, administraciones o empresas, especialmente cuando varios usuarios comparten la misma infraestructura de cálculo, memoria y red.
AMD continuará su calendario anual mediante Instinct MI500 con arquitectura CDNA 6 en 2027, seguido por MI600 en 2028. El MI455X representa así el comienzo de una estrategia más agresiva para competir con NVIDIA mediante nuevos aceleradores, interconexiones y racks completos cada año.
Vía: Wccftech
