Cuando TSMC presentó su línea de nodos N3, la compañía solamente habló del escalado lógico de los dos nuevos pasos de fabricación de semiconductores.
Sin embargo, resulta que había una razón para ello, ya que WikiChip confirma que las celdas de bits SRAM de los nodos N3 son casi idénticas a las celdas de bits SRAM de los nodos N5. En el TSMC 2023 Technology Symposium, TSMC proporcionó detalles adicionales sobre su línea de nodos N3, incluida la densidad lógica y de SRAM.
Para empezar, el nodo N3 constituye la familia de nodos de 3 nm de TSMC, que cuenta con dos productos: un nodo N3 Base (N3B) y un nodo N3 Enhanced (N3E). La base N3B utiliza un nuevo (para TSMC) esquema de contacto autoalineado («self-aligned contact», SAC) que Intel introdujo en 2011 con un nodo de 22 nm, que mejora el rendimiento del nodo.
Independientemente de las mejoras en la densidad lógica del N3 con respecto a la «anterior generación» N5, la densidad SRAM resulta casi idéntica. Inicialmente, TSMC afirmó que la densidad SRAM del N3B era 1,2x superior a la del proceso N5. Ahora bien, informaciones recientes demuestran que la densidad real de SRAM es de apenas un 5% de diferencia.
Dado que la SRAM representa una gran parte del presupuesto de transistores y área de un procesador, los elevados costes de fabricación de la N3B son más difíciles de justificar cuando prácticamente no se produce ninguna mejora de área.
Durante algún tiempo, el escalado de la SRAM no seguía el escalado lógico; sin embargo, ahora ambos se han desligado por completo.
Vía: TechPowerUp
