SK hynix está acelerando el desarrollo de DRAM 3D apilada sobre lógica, una arquitectura de memoria destinada a smartphones con inteligencia artificial local. La compañía busca ingenieros en San José, California, para conectar la DRAM directamente al procesador, consiguiendo menor latencia, más canales de transferencia y un consumo energético inferior.
La oferta de empleo confirma trabajos con clientes estadounidenses, aunque no identifica a ninguna empresa concreta. Apple aparece como posible candidata por los rumores sobre el encapsulado WMCM del SoC A20 Pro, pero la relación sigue siendo especulativa y no existe un acuerdo público entre ambas compañías.
SK hynix acelera la DRAM apilada sobre el procesador
La oferta publicada por SK hynix America solicita especialistas capaces de impulsar el codiseño de DRAM apilada en 3D, incluyendo circuitos periféricos, bloques digitales de alta velocidad y estructuras de prueba DFT. El trabajo se desarrollará junto con clientes estadounidenses para adaptar cada diseño de memoria a requisitos concretos.
La compañía también exige experiencia en circuitos DRAM personalizados, implementación lógica, análisis de redes de alimentación y verificación mediante fundiciones. Estas funciones indican que el proyecto no se limita a una investigación conceptual: SK hynix prepara propiedad intelectual reutilizable y una base capaz de acompañar futuros productos comerciales.
El objetivo consiste en avanzar hacia la denominada era DRAM-on-Logic, donde la memoria deja de permanecer como un componente relativamente separado. Al colocarla directamente sobre el SoC, resulta posible habilitar más enlaces de datos, acortar los recorridos eléctricos y proporcionar más ancho de banda a la NPU.
La arquitectura superaría las limitaciones del encapsulado PoP
Los smartphones actuales suelen utilizar Package-on-Package o PoP, colocando el paquete de memoria sobre el encapsulado que contiene el SoC. Esta estructura permite ahorrar superficie en la placa, pero mantiene conexiones relativamente largas y una cantidad limitada de canales entre la memoria LPDDR y el procesador.
La propuesta DRAM sobre lógica utilizaría una integración tridimensional más estrecha, con los silicios de memoria conectados directamente al chip lógico. El menor espacio entre ambos componentes permitiría elevar el ancho de banda efectivo, reducir la latencia y disminuir la energía necesaria para mover cada bit.
La diferencia frente a PoP no consiste únicamente en colocar un componente encima de otro. La nueva arquitectura aumentaría la densidad de interconexiones dentro del mismo espacio, permitiendo que más datos circulen simultáneamente. Esta mejora resulta decisiva para modelos que necesitan consultar de forma constante pesos, activaciones y caché de contexto.
La integración también ofrecería un mejor aprovechamiento del espacio interno, liberando superficie para batería, cámaras o refrigeración. Sin embargo, apilar memoria directamente sobre un SoC potente incrementa la densidad térmica, obligando a equilibrar ancho de banda, temperatura y grosor del encapsulado.
La IA local necesita más ancho de banda de memoria
Las funciones generativas obligan al smartphone a mover continuamente grandes volúmenes de parámetros entre la DRAM y la NPU. El rendimiento del procesador neuronal deja de ser el único límite: la velocidad de acceso a memoria determina cuántos tokens, imágenes o fragmentos de audio pueden procesarse sin introducir esperas.
Una memoria más próxima permitiría ejecutar modelos locales de mayor tamaño, ampliar las ventanas de contexto y sostener funciones multimodales durante más tiempo. También podría mejorar la traducción simultánea, la edición generativa, el análisis de vídeo o los asistentes capaces de trabajar sin depender constantemente de la nube.
El impacto real no debe medirse únicamente mediante una cifra máxima de ancho de banda. Las ventajas más importantes podrían encontrarse en menor latencia de acceso, menos energía por transferencia y un rendimiento más estable bajo carga prolongada, evitando reducciones agresivas provocadas por temperatura o consumo.
El SoC Apple A19 Pro alcanzaría alrededor de 75,8 GB/s de ancho de banda, una cifra elevada para tareas convencionales, pero limitada frente a las necesidades de modelos generativos más complejos. La evolución de las NPU exige un salto paralelo en memoria y encapsulado, no únicamente más unidades matriciales.
Apple aparece como posible cliente sin confirmación
Los rumores atribuyen al SoC Apple A20 Pro un cambio desde InFO-PoP hacia WMCM o Wafer-Level Multi-Chip Module. Este encapsulado permitiría combinar varios silicios mediante conexiones más cortas, creando una base compatible con mayor integración entre procesador y memoria.
Sin embargo, WMCM y la DRAM apilada sobre lógica no representan exactamente la misma tecnología. WMCM describe una forma de combinar diferentes componentes dentro de un módulo a escala de oblea, mientras DRAM-on-Logic implica una conexión tridimensional directa sobre el chip lógico.
La oferta de trabajo menciona clientes estadounidenses en plural, sin citar a Apple ni identificar un dispositivo. La compañía de Cupertino resulta una candidata razonable por su volumen, su control sobre los SoC y su interés en IA local, pero no puede presentarse como socio confirmado.
El calendario introduce además dudas sobre su incorporación al A20 Pro. Un encapsulado tan complejo necesita validar con antelación rendimiento de fabricación, temperatura y suministro de memoria. Si el proyecto permanece todavía en fase de codiseño, su estreno podría encajar mejor en una generación posterior de iPhone.
Qualcomm, Samsung y Huawei desarrollan alternativas
Qualcomm también trabaja en DRAM 3D destinada a NPU, buscando acercar la memoria a las unidades de inteligencia artificial. La compañía habría establecido una colaboración con CXMT para impulsar IA local en smartphones chinos, aunque todavía faltan detalles sobre capacidad, ancho de banda y productos comerciales.
Samsung desarrolla, por su parte, Low Latency Wide DRAM o LLW DRAM, una memoria que busca aproximarse a la integración de HBM sin asumir todos sus problemas térmicos. La tecnología apunta a ofrecer hasta un 150% más de ancho de banda que LPDDR5X, manteniendo un formato más adecuado para dispositivos móviles.
El fabricante surcoreano ya produce paquetes LPDDR5X de 12 GB y 16 GB con 0,65 mm de grosor, formados por cuatro capas de DRAM. Estos diseños reducen aproximadamente un 9% la altura del encapsulado y mejoran un 21,2% la resistencia térmica frente a la generación anterior.
Huawei también estudia llevar memoria inspirada en HBM a smartphones, aunque la HBM convencional resulta demasiado cara, gruesa y compleja para este segmento. Su aplicación exigiría una variante personalizada, adaptada a menores consumos, temperaturas controladas y rendimientos de fabricación compatibles con millones de dispositivos.
La fabricación y la temperatura decidirán su viabilidad
La DRAM sobre lógica deberá resolver disipación térmica, rendimiento de fabricación y detección de defectos antes de alcanzar productos comerciales. Apilar un silicio de memoria defectuoso sobre un SoC funcional podría inutilizar todo el conjunto, elevando considerablemente el coste de cada módulo válido.
También será necesario probar cada capa antes de completar la unión tridimensional. Los fabricantes necesitarán métodos de validación previos al apilamiento, conexiones de cobre fiables y procesos capaces de mantener alineados numerosos contactos dentro de una superficie extremadamente reducida.
El coste constituirá otro factor decisivo. Los smartphones premium pueden absorber inicialmente un encapsulado más complejo, pero su adopción general dependerá de conseguir producción a gran volumen, cadenas de suministro estables y ventajas claras frente a LPDDR6 o PoP evolucionado.
La contratación demuestra que SK hynix trabaja activamente para transformar DRAM-on-Logic en una plataforma adaptada a productos reales. No confirma qué fabricante será el primero, pero señala que el próximo salto de la IA móvil podría proceder de la memoria y el encapsulado, no únicamente de nuevas NPU.
Vía: Wccftech
