Dongfang Suanxin, conocida internacionalmente como DFSX, ha presentado el DF1000, un acelerador de inteligencia artificial fabricado mediante un proceso doméstico de 14 nm. El chip combina 520 TFLOPS en BF16, computación cercana a memoria y una estructura 3D DRAM unida directamente a la lógica para alcanzar 6,4 TB/s de ancho de banda.
La compañía presenta el DF1000 como una alternativa desarrollada mediante una cadena de suministro completamente china, desde el diseño y la fabricación de las obleas hasta el encapsulado 3D y las pruebas finales. Sin embargo, todavía faltan datos esenciales como capacidad de memoria, consumo individual, superficie del silicio, eficiencia por vatio y resultados independientes.
El DF1000 alcanza 520 TFLOPS BF16 mediante un proceso de 14 nm
Fuente de la imagen: EET-China
DFSX ha elegido un nodo de 14 nm, considerablemente menos avanzado que los procesos empleados por los aceleradores actuales de NVIDIA, AMD o Huawei. La compañía intenta compensar esta desventaja mediante una arquitectura reconfigurable definida por software, mayor proximidad entre lógica y memoria y un encapsulado vertical de alta densidad.
El DF1000 declara 520 TFLOPS de rendimiento BF16, una precisión utilizada ampliamente en entrenamiento e inferencia de redes neuronales. La compañía no aclara si esta cifra corresponde a rendimiento denso, operaciones con dispersión estructurada o una configuración específica, impidiendo compararla directamente con las especificaciones publicadas por NVIDIA para Hopper.
La arquitectura definida por software permite modificar el flujo de datos y la utilización de los bloques internos según la carga ejecutada. El planteamiento busca evitar parte de la infrautilización que aparece cuando una arquitectura fija debe procesar modelos con estructuras, operadores y patrones de memoria diferentes.
Esta flexibilidad también introduce posibles costes. Las redes de interconexión reconfigurables ocupan superficie, consumen energía y necesitan un compilador capaz de distribuir correctamente cada carga sobre el hardware. El rendimiento máximo anunciado tendrá poco valor si el software no mantiene una utilización elevada en modelos distintos a los seleccionados por DFSX.
La 3D DRAM coloca la memoria directamente sobre la lógica
La característica más importante del DF1000 es su encapsulado DRAM-Logic mediante unión híbrida a nivel de oblea. DFSX apila verticalmente la memoria sobre la capa de cálculo, reduciendo la distancia recorrida por los datos y evitando depender de grandes enlaces laterales hacia pilas HBM colocadas alrededor del acelerador.
La unión híbrida combina conexiones directas de cobre con la unión de los materiales dieléctricos, permitiendo reducir el paso de interconexión desde varias decenas de micrómetros hasta dimensiones inferiores a un micrómetro. Esta reducción multiplica el número de conexiones disponibles entre memoria y lógica dentro de una superficie determinada.
DFSX declara 6,4 TB/s de ancho de banda de acceso a memoria por acelerador. La cifra supera los 3,35 TB/s del NVIDIA H100 SXM y los 4,8 TB/s del H200, situándose aproximadamente un 33% por encima de este último sobre el papel.
El aumento resulta especialmente relevante durante la generación de tokens, donde cada paso necesita leer grandes cantidades de pesos y datos almacenados. Cuando la intensidad aritmética es reducida, el ancho de banda y la latencia de memoria pueden limitar el rendimiento antes que la capacidad matemática del acelerador.
La estructura vertical también reduce la energía utilizada para mover cada bit al acortar las conexiones físicas. No obstante, DFSX todavía no ha publicado consumo por acceso, temperatura de las capas apiladas, capacidad total de memoria ni rendimiento de fabricación, cuatro parámetros fundamentales para valorar la viabilidad industrial del sistema.
Los 6,4 TB/s no convierten automáticamente la 3D DRAM en superior a HBM
DFSX presenta su tecnología como una vía para evitar la dependencia de la memoria HBM extranjera, pero el ancho de banda máximo representa solo una parte del subsistema de memoria. La capacidad disponible, la corrección de errores, la latencia, la eficiencia energética y la facilidad para sustituir chips defectuosos también afectan al rendimiento y al coste final.
El NVIDIA H200 combina 141 GB de memoria HBM3e con 4,8 TB/s, una capacidad que permite almacenar modelos de gran tamaño dentro de un único acelerador. DFSX no ha revelado cuánta DRAM incorpora el DF1000, por lo que no puede determinarse qué modelos caben completamente en memoria ni cuántos aceleradores necesitará cada despliegue.
La integración vertical puede presentar además más densidad térmica y dificultades de rendimiento por oblea. Un defecto en la memoria, la lógica o la propia unión híbrida puede afectar al conjunto completo, mientras la disipación debe atravesar varias capas antes de alcanzar el sistema de refrigeración.
La ventaja real dependerá de que la cadena doméstica pueda producir los apilamientos con rendimientos suficientes, costes controlados y una refrigeración estable. Alcanzar 6,4 TB/s en una demostración técnica no demuestra todavía que el encapsulado resulte más económico o escalable que HBM en producción masiva.
El enlace Scale-up alcanza los mismos 900 GB/s que Hopper
El DF1000 incorpora 900 GB/s de ancho de banda Scale-up para comunicar varios aceleradores dentro de un mismo servidor o supernodo. Esta cifra coincide con los 900 GB/s bidireccionales de NVLink 4 disponibles en las configuraciones SXM de los NVIDIA H100 y H200.
Disponer de una interconexión rápida es esencial para distribuir modelos que no caben en una sola tarjeta. Durante el paralelismo tensorial, los aceleradores deben intercambiar continuamente activaciones, gradientes y resultados parciales, por lo que un enlace lento puede dejar inactivos los bloques de cálculo.
Sin embargo, igualar el ancho de banda físico no implica igualar el comportamiento de NVLink. También importan la latencia, la topología, el protocolo, las operaciones colectivas, los conmutadores y las bibliotecas de comunicación utilizadas para coordinar cientos o miles de aceleradores.
DFSX asegura haber completado la validación del silicio y conseguido un funcionamiento estable en un clúster de 128 tarjetas. La empresa también ha desarrollado un software propio que incluye compilador, tiempo de ejecución, bibliotecas de operadores, comunicaciones colectivas y herramientas para entrenamiento distribuido.
Las comparaciones con NVIDIA H200 todavía proceden de DFSX
La compañía ha publicado resultados internos con modelos como Llama 3 70B, Step-3.7-Flash y DeepSeek-3.2, incluyendo cifras de rendimiento de generación y tiempos por token. Sin una descripción completa del lote, precisión, longitud del contexto, número de tarjetas y software utilizado, estas pruebas no permiten establecer una comparación directa.
El DF1000 dispone de más ancho de banda de memoria que el H200, pero su rendimiento matemático declarado no puede compararse correctamente porque DFSX no especifica las condiciones de los 520 TFLOPS. NVIDIA publica sus cifras BF16 diferenciando configuraciones y señalando cuándo interviene la dispersión estructurada.
La arquitectura podría resultar competitiva en inferencia limitada por memoria, especialmente durante la decodificación con lotes pequeños o contextos extensos. En entrenamiento intensivo y multiplicaciones matriciales densas, la capacidad matemática, la eficiencia del compilador y la comunicación entre tarjetas adquieren mucho más peso.
Por tanto, afirmar que el DF1000 iguala o supera al H200 de forma general resulta prematuro. Serán necesarias pruebas independientes sobre modelos, precisiones, tamaños de lote y consumo equivalentes, además de calcular el coste por token y el rendimiento sostenido por vatio.
El acelerador adopta OAM 2.0 y escala hasta servidores de ocho tarjetas
La tarjeta DF1000 utiliza el formato OAM 2.0, facilitando su integración en servidores de distintos fabricantes chinos. DFSX ha presentado sistemas de ocho aceleradores con 4,16 PFLOPS BF16, 51,2 TB/s de ancho de banda agregado y 7,2 TB/s de comunicación Scale-up.
El módulo completo incorpora una CPU de 120 núcleos y declara un consumo aproximado de 12 kW, aunque esta cifra corresponde al servidor completo y no al acelerador individual. Dividir directamente esos 12 kW entre ocho tampoco proporcionaría el consumo real de cada chip, porque deben descontarse CPU, memoria, red, ventiladores y conversiones de alimentación.
La gama se completa con servidores QY100, supernodos líquidos TY64 y clústeres de inteligencia artificial. El TY64 conecta 64 aceleradores y alcanza 33 PFLOPS BF16, mientras DFSX afirma que su arquitectura puede ampliarse hasta instalaciones formadas por cientos o miles de tarjetas.
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- Fuente de la imagen: EET-China
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Infinity Chiplet 3.5D+ busca ampliar la arquitectura sin procesos avanzados
DFSX también ha mostrado Infinity Chiplet 3.5D+, una propuesta para combinar múltiples chiplets, memoria 3D y apilamiento vertical dentro de un mismo encapsulado. La denominación 3.5D+ pertenece a la empresa y no representa una categoría normalizada dentro de la industria de semiconductores.
El concepto pretende utilizar diferentes niveles de integración. Los chiplets pueden distribuir la lógica horizontalmente, mientras la DRAM apilada verticalmente libera espacio alrededor del procesador que normalmente estaría ocupado por pilas HBM y sus interposers.
Eliminar HBM también puede dejar más perímetro disponible para enlaces externos, alimentación y comunicación entre chiplets. El objetivo consiste en aumentar la densidad de cálculo y el ancho de banda de E/S sin depender de grandes chips monolíticos fabricados mediante nodos de última generación.
No obstante, la arquitectura trasladará parte de la dificultad desde el nodo de fabricación hacia el encapsulado, la unión híbrida y la gestión térmica. Utilizar 14 nm reduce la dependencia litográfica, pero no convierte el producto en sencillo: apilar obleas completas con pasos submicrométricos exige una precisión industrial considerable.
DF2000 y DF3000 duplicarán cálculo, memoria e interconexión
DFSX prevé lanzar el DF2000 durante el cuarto trimestre de 2026, manteniendo el proceso de 14 nm. La hoja de ruta apunta a 1.000 TFLOPS BF16, 2.000 TFLOPS FP8, 4.000 TFLOPS FP4, 15 TB/s de memoria y 1,6 TB/s Scale-up.
El DF3000 está previsto para el cuarto trimestre de 2027 con 2.000 TFLOPS BF16, 4.000 TFLOPS FP8, 8.000 TFLOPS FP4, 20 TB/s de memoria y 3,2 TB/s de interconexión. Estas cifras representan objetivos de desarrollo y no especificaciones de productos fabricados.
La rapidez de la hoja de ruta resulta ambiciosa porque DFSX necesitaría duplicar varias métricas en ciclos prácticamente anuales sin abandonar los 14 nm. Alcanzarlo dependerá de más chiplets, mayor apilamiento, mejoras arquitectónicas y un encapsulado progresivamente más complejo, no de una reducción tradicional del tamaño del transistor.
El DF1000 demuestra que China está explorando una vía distinta a copiar directamente los aceleradores occidentales. Su combinación de 14 nm, computación cercana a memoria, 3D DRAM y enlaces de 900 GB/s resulta técnicamente interesante, pero todavía deberá demostrar capacidad, consumo, rendimiento de fabricación y comportamiento real frente a Hopper.
Vía: Wccftech
