AMD ha detallado parte de la arquitectura de sus futuros EPYC Venice con núcleos Zen 6 mediante una serie de parches enviada al proyecto QEMU. El nuevo modelo incorpora instrucciones AVX-512 adicionales, cambios de seguridad para virtualización y una jerarquía de caché con 1 MB L2 por núcleo y 64 MB L3 por die.
La información no procede únicamente de un modelo teórico. Una salida lscpu publicada en OpenBenchmarking desde una muestra de ingeniería real coincide en familia, modelo, stepping, cachés y ausencia de vulnerabilidad SRSO, reforzando que las características añadidas a QEMU representan silicio funcional y no una simple previsión.
QEMU añade un modelo específico para EPYC Venice
El ingeniero de software de AMD Ben Cheatham envió el 30 de junio de 2026 una serie de cuatro parches para incorporar EPYC Venice al código de emulación x86 de QEMU. El modelo utiliza la identificación familia 26, modelo 80 y stepping 0, y se presenta al sistema invitado como “AMD EPYC-Venice Processor”.
La configuración parte del conjunto de funciones del actual EPYC Turin con arquitectura Zen 5, pero amplía los bits CPUID que una máquina virtual puede detectar. El parche recomienda emplear Linux 7.0 o posterior para aprovechar todas las funciones, porque parte del soporte para ERAPS se integró recientemente en el kernel.
La incorporación a QEMU no equivale al lanzamiento comercial del procesador ni revela automáticamente todos sus modelos. Su finalidad es permitir que hipervisores, sistemas operativos y desarrolladores preparen máquinas virtuales compatibles con Zen 6, exponiendo instrucciones y características del anfitrión antes del despliegue masivo de Venice.
Zen 6 amplía las instrucciones vectoriales para IA y HPC
El nuevo modelo incorpora varias extensiones que no formaban parte de la configuración EPYC Turin utilizada como base:
- AVX-512 FP16: operaciones vectoriales con números de coma flotante de 16 bits
- AVX-IFMA: multiplicación y suma fusionadas con enteros
- AVX-NE-CONVERT: conversión vectorial de formatos numéricos
- AVX-VNNI-INT8: operaciones orientadas a inferencia con enteros de 8 bits
- AVX-512 BMM: multiplicación de matrices de bits
- CET Shadow Stack: protección de direcciones de retorno
- TSC_ADJUST: ajuste del contador de tiempo del procesador
Las nuevas extensiones refuerzan el posicionamiento de Venice en inteligencia artificial, análisis de datos y computación de alto rendimiento. FP16 e INT8 permiten procesar más elementos utilizando registros vectoriales, mientras IFMA y NE-CONVERT reducen el número de instrucciones necesario en determinados cálculos enteros y conversiones numéricas.
La incorporación más singular es AVX-512 Bit Matrix Multiply, identificada mediante el bit 23 de la hoja CPUID 0x80000021. QEMU podrá exponer esta capacidad a los sistemas invitados cuando esté disponible en el anfitrión, facilitando operaciones aceleradas con matrices binarias utilizadas en criptografía, búsqueda, filtrado y aprendizaje automático.
Estas funciones no garantizan por sí solas una mejora idéntica en todas las aplicaciones. El software tendrá que incorporar código específicamente optimizado para las nuevas instrucciones, mientras bibliotecas, compiladores e hipervisores necesitarán detectar cada extensión y seleccionar la ruta de ejecución adecuada.
SRSO_NO indica una corrección integrada en el silicio
El parche activa el indicador SRSO_NO, que según la documentación de AMD significa que el procesador no está afectado por Speculative Return Stack Overflow. Esta vulnerabilidad puede manipular el predictor de direcciones de retorno para provocar una ejecución especulativa hacia código elegido por un atacante y extraer información mediante canales laterales.
Los procesadores afectados pueden necesitar barreras, vaciados del predictor o secuencias alternativas ejecutadas por el sistema operativo. AMD especifica que un procesador con SRSO_NO activado no requiere mitigaciones de software para ninguna variante de SRSO, cerrando esta ruta de ataque desde el propio diseño del núcleo.
La muestra de ingeniería publicada en OpenBenchmarking confirma este comportamiento mediante el mensaje “Spec rstack overflow: Not affected”. El mismo sistema figura como no afectado por Retbleed, Meltdown, MDS, TAA y diferentes ataques de muestreo, aunque conserva mitigaciones activas para Spectre y Speculative Store Bypass.
Una corrección por hardware puede evitar parte del trabajo adicional que necesitan los procesadores vulnerables, pero el impacto real sobre el rendimiento dependerá del kernel, el hipervisor y la carga ejecutada. La ausencia de SRSO tampoco elimina otras mitigaciones especulativas necesarias en servidores compartidos.
ERAPS refuerza la seguridad del predictor en máquinas virtuales
Venice también añade Enhanced Return Address Prediction Security, abreviado como ERAPS. Cuando esta función está disponible, el procesador comunica mediante RAPSIZE el tamaño de su estructura de predicción de retornos, permitiendo que el sistema operativo o el hipervisor aplique las secuencias adecuadas al cambiar entre dominios de ejecución.
QEMU obtiene el valor RAPSIZE del procesador anfitrión cuando se utiliza KVM y lo expone al sistema invitado si ERAPS está habilitado. Los bits 16 a 23 indican el tamaño correspondiente, evitando que la máquina virtual dependa de un valor fijo que podría cambiar entre generaciones o configuraciones de Zen 6.
Esta parte del parche resulta especialmente relevante para EPYC, donde un mismo servidor puede ejecutar numerosas máquinas virtuales pertenecientes a clientes diferentes. La combinación de SRSO_NO, ERAPS, Shadow Stack e IBRS mejorado busca reforzar la separación entre anfitrión e invitados sin depender únicamente de correcciones posteriores por software.
Mensaje del commit del parche de QEMU de Ben Cheatham, con los nuevos bits de características añadidos a EPYC Venice.Mensaje del commit del parche de QEMU de Ben Cheatham
La caché L1 y L2 mantiene la configuración de Turin
La jerarquía presentada por QEMU conserva buena parte del diseño utilizado en Zen 5, aunque confirma una caché L3 organizada y compartida por die:
- L1 de datos: 48 KB por núcleo, 12 vías y líneas de 64 bytes
- L1 de instrucciones: 32 KB por núcleo, 8 vías y líneas de 64 bytes
- L2 unificada: 1 MB por núcleo, 16 vías e inclusiva
- L3 unificada: 64 MB por die, 16 vías y compartida
Las cachés L1 de 48 KB para datos y L2 de 1 MB por núcleo coinciden con la configuración del modelo EPYC Turin. Esto sugiere que Zen 6 no aumenta necesariamente la capacidad privada de cada núcleo, sino que concentra sus cambios en el motor de ejecución, las instrucciones vectoriales, la seguridad y otros elementos aún no documentados.
La muestra de ingeniería de 64 núcleos registra 3 MB de caché L1 de datos, 2 MB L1 de instrucciones y 64 MB L2, cantidades que corresponden exactamente a 64 instancias privadas. También muestra 128 MB L3 distribuidos en dos instancias, coincidiendo con los 64 MB compartidos por die indicados en QEMU.
Estos datos no permiten calcular la caché total de los modelos con mayor número de núcleos. El resultado dependerá de cuántos dies incorpore cada EPYC Venice, de la configuración de núcleos activos y de si AMD prepara variantes diferenciadas para densidad, frecuencia, inteligencia artificial o computación de alto rendimiento.
El prototipo real utiliza 64 núcleos y 128 hilos
El sistema de OpenBenchmarking identifica una muestra AMD 100-000001863-02 con 64 núcleos, 128 hilos y un único socket. La frecuencia nominal indicada por la BIOS es de 2 GHz, mientras lscpu registra un máximo cercano a 3,52 GHz, cifras que no deben considerarse definitivas al proceder de silicio de ingeniería.
La plataforma presenta dos nodos NUMA y dos instancias de caché L3, repartiendo los núcleos entre ambos dominios. Esta organización confirma que la muestra utiliza varios bloques internos, pero no revela la estructura física completa del encapsulado ni permite extrapolar directamente el diseño de modelos con más núcleos.
La salida también confirma extensiones como AVX-512 FP16, AVX-IFMA, AVX-VNNI-INT8, AVX-NE-CONVERT y Shadow Stack, aunque el listado visible no muestra todavía AVX-512 BMM. Esto puede deberse al kernel, al microcódigo o a que la muestra no exponga todas las funciones previstas en QEMU.
El parche no revela memoria, consumo ni precios
La documentación no aporta información sobre canales DDR5, frecuencias de memoria, líneas PCIe, consumo, número máximo de núcleos o precios. QEMU necesita representar las funciones visibles mediante CPUID y la topología de caché, pero no reproducir toda la plataforma física ni cada futuro modelo comercial.
AMD sí ha confirmado que EPYC Venice utiliza arquitectura Zen 6 y el proceso N2 de TSMC, convirtiéndose en el primer producto HPC cuya producción aumenta sobre la tecnología de 2 nm del fabricante taiwanés. La compañía anunció el inicio de esa fase productiva durante mayo de 2026.
La hoja de ruta previa sitúa a Venice con hasta 256 núcleos, 1,6 TB/s de ancho de banda de memoria y el doble de comunicación entre CPU y GPU frente a la generación anterior, aunque AMD considera estas cifras proyecciones sujetas a cambios hasta la presentación definitiva.
AMD celebrará Advancing AI los días 22 y 23 de julio
AMD celebrará su conferencia Advancing AI 2026 en San Francisco los días 22 y 23 de julio, con Lisa Su, Mark Papermaster y responsables de sus divisiones de procesadores y aceleradores. La agenda pública se centra en infraestructura, arquitectura y despliegues empresariales de inteligencia artificial.
La fuente original sitúa allí la presentación completa de EPYC Venice, pero la agenda pública de AMD todavía no incluye una sesión identificada expresamente con ese procesador. El evento representa el escenario más probable para ampliar sus especificaciones, aunque no permite dar por confirmados los precios o la disponibilidad.
Los parches de QEMU ya permiten anticipar una parte importante del salto: más instrucciones para cálculos FP16 e INT8, multiplicación de matrices de bits, seguridad reforzada y 64 MB L3 por die. Venice no se limita a aumentar núcleos, sino que prepara Zen 6 para servidores virtualizados, IA y cargas vectoriales más complejas.
Vía: NotebookCheck
