AMD considera que una arquitectura 3D DRAM basada en hybrid bonding puede alcanzar hasta 17 veces más eficiencia energética que una pila HBM convencional conectada mediante microbumps. La tecnología coloca la memoria directamente sobre el procesador o acelerador, acortando drásticamente las conexiones necesarias para transportar los datos.
El planteamiento resulta especialmente relevante ante el crecimiento de la inteligencia artificial, donde el ancho de banda y el consumo de memoria se están convirtiendo en uno de los grandes límites para seguir aumentando la capacidad de cálculo. Sin embargo, la 3D DRAM continúa lejos de una comercialización masiva debido a problemas térmicos, fabricación extremadamente exigente y dificultades durante el proceso de unión entre capas.
La 3D DRAM intenta eliminar parte del coste energético de mover los datos
Las actuales memorias HBM apilan varios chips DRAM verticalmente, comunicados mediante TSV, pero la pila completa permanece situada junto al procesador o acelerador. Los datos tienen que desplazarse a través de una interfaz PHY ubicada en la base de la HBM antes de alcanzar la unidad de cálculo.
La propuesta de 3D DRAM cambia físicamente esa relación. En lugar de mantener la memoria al lado del XPU, las capas de DRAM se sitúan directamente encima del propio chip de cálculo y utilizan hybrid bonding para establecer conexiones verticales mucho más densas.
La ventaja no consiste únicamente en ahorrar espacio. Mover datos consume una cantidad significativa de energía, especialmente cuando los aceleradores de IA necesitan alimentar continuamente miles de unidades de cálculo. Reducir distancia, capacitancia y complejidad de las interconexiones permite atacar directamente ese consumo.
De ahí procede la afirmación de AMD de alcanzar hasta 17x más eficiencia energética frente a una HBM basada en microbumps. No significa que una futura GPU completa vaya a consumir 17 veces menos, sino que la interconexión entre memoria y lógica puede necesitar una fracción de la energía utilizada por el enfoque convencional.
Microbumps e hybrid bonding explican buena parte de la diferencia
Las dos arquitecturas parten de formas muy distintas de unir físicamente las capas, algo fundamental para comprender de dónde pueden proceder esas mejoras:
- HBM convencional: apila chips DRAM conectados verticalmente mediante TSV y microbumps, colocando posteriormente la pila junto al XPU.
- Microbumps: son diminutas conexiones de soldadura entre chips que obligan a mantener separaciones físicas y utilizar material de relleno o underfill entre las capas.
- 3D DRAM: sitúa la memoria encima del XPU y elimina parte del recorrido asociado a la PHY tradicional.
- Hybrid bonding: prescinde de los microbumps y une directamente interconexiones de cobre entre superficies extremadamente planas, permitiendo conexiones mucho más pequeñas y densas.
El problema de los microbumps no está únicamente en su tamaño. Las separaciones entre chips y el material utilizado para rellenarlas introducen resistencia eléctrica parasitaria, limitan la densidad de interconexión y dificultan evacuar el calor. A medida que aumentan las necesidades de ancho de banda, estas restricciones adquieren todavía más importancia.
AMD ya tiene experiencia comercial con este tipo de empaquetado mediante 3D V-Cache, donde coloca SRAM adicional verticalmente sobre sus procesadores utilizando técnicas avanzadas de unión. Trasladar el mismo principio hacia grandes cantidades de DRAM podría proporcionar beneficios mucho mayores en aceleradores de IA, pero también multiplica la dificultad de fabricación.
El calor puede degradar las propias células DRAM
Uno de los principales obstáculos aparece durante el proceso de hybrid bonding. Las superficies deben pulirse hasta alcanzar una planitud prácticamente atómica, dejando los contactos de cobre integrados dentro de una fina capa dieléctrica antes de enfrentar ambos chips.
Después de unir inicialmente las superficies, el proceso necesita tratamiento térmico para que el cobre se expanda y forme una conexión Cu-Cu directa. Precisamente ahí aparece uno de los problemas: las altas temperaturas pueden perjudicar la capacidad de las células DRAM para mantener correctamente su carga eléctrica entre ciclos de refresco.
Por tanto, no basta con demostrar que el enlace funciona. Una futura 3D DRAM necesita mantener rendimiento, retención de datos, fiabilidad y vida útil después de atravesar todo el proceso de fabricación, algo especialmente delicado cuando se apilan numerosas capas sobre un chip que además generará una enorme cantidad de calor durante su funcionamiento.
$AMD says hybrid-bonded 3D DRAM is 17× more energy-efficient than HBM using microbumps pic.twitter.com/XMGgFZe0UY
— Daniel Romero (@HyperTechInvest) September 1, 2026
Una partícula de pocos nanómetros puede arruinar la unión
La fabricación impone otro nivel de dificultad. El hybrid bonding necesita superficies extraordinariamente limpias y planas, hasta el punto de que una contaminación de solamente unos nanómetros puede impedir que determinados contactos de cobre se unan correctamente.
Esto convierte la calidad de los procesos, las salas limpias y el rendimiento por oblea en aspectos críticos. Una tecnología puede demostrar enormes ventajas eléctricas en laboratorio y seguir siendo comercialmente inviable si demasiados chips terminan descartados durante la producción.
La situación resulta especialmente complicada con DRAM porque la industria necesita fabricar cantidades enormes de memoria a costes competitivos. Una pérdida pequeña de rendimiento de fabricación puede multiplicar rápidamente el precio de cada pila y neutralizar parte de las ventajas obtenidas mediante la nueva arquitectura.
Además, colocar memoria directamente sobre una CPU, GPU o acelerador de IA concentra elementos sensibles alrededor de una de las zonas que más calor produce. Resolver la fabricación sin solucionar simultáneamente la evacuación térmica durante el funcionamiento únicamente trasladaría el problema de una fase a otra.
HBM sigue siendo fundamental, pero la IA obliga a buscar alternativas
La presión surge porque seguir aumentando la cantidad de HBM no escala indefinidamente. Fabricar estas memorias requiere apilar múltiples dies, utilizar TSV, empaquetado avanzado e integrar las pilas alrededor de aceleradores cada vez mayores, reduciendo la cantidad de capacidad utilizable que puede obtenerse de los recursos de fabricación disponibles frente a DRAM más convencional.
Por eso la industria está explorando simultáneamente alternativas como Processor-In-Memory dentro de LPDDR, pools de memoria mediante CXL, arquitecturas con SRAM y 3D DRAM. No todas persiguen exactamente el mismo objetivo, pero comparten el intento de aliviar el llamado muro de memoria de la IA, donde aumentar FLOPS resulta poco útil si los datos no llegan suficientemente rápido o consumen demasiada energía al hacerlo.
La 3D DRAM destaca porque cambia directamente la geometría entre cálculo y memoria. Si las dificultades térmicas y de fabricación pueden resolverse, colocar enormes cantidades de DRAM prácticamente encima del acelerador permitiría reducir el movimiento de datos y elevar considerablemente la densidad de interconexiones.
El 17x anunciado por AMD muestra el potencial, no un producto listo para llegar al mercado. Antes habrá que conseguir procesos térmicos compatibles con DRAM, hybrid bonding con rendimientos industriales elevados y soluciones capaces de extraer el calor de estructuras cada vez más densas. Si esos problemas encuentran respuesta, la próxima gran evolución de la memoria para IA podría depender menos de seguir aumentando HBM y más de acercar físicamente la DRAM al propio silicio de cálculo.
Vía: Wccftech
