Cadence y TSMC han ampliado su colaboración alrededor de los procesos más avanzados de la fundición, con nuevas herramientas certificadas para A14, soporte adicional para N2P y flujos 3D-IC capaces de gestionar sistemas formados por cientos de chiplets. El objetivo es facilitar el diseño de futuros procesadores para inteligencia artificial, HPC y dispositivos móviles antes de que estas tecnologías entren en producción.
La actualización también incluye UCIe-64G ya llevado a silicio sobre A14, LPDDR6 en desarrollo y soporte ampliado para TSMC 3DFabric, además de nuevas herramientas destinadas a encapsulados de gran tamaño. A14 tiene prevista su producción en volumen para 2028 y promete mejoras importantes de rendimiento, consumo y densidad frente a N2.
Las herramientas de Cadence ya están certificadas para A14
La principal novedad está en que los flujos digitales, de verificación final y de diseño analógico de Cadence ya cuentan con certificación para TSMC A14, ampliando un trabajo que también cubre A16 y N2P. En la práctica, esta validación permite que los diseñadores empiecen a preparar chips con herramientas ajustadas a las reglas y características eléctricas del proceso.
La certificación abarca herramientas como Innovus, Cerebrus, Tempus, Voltus, Quantus, Pegasus y Genus, utilizadas en etapas que van desde síntesis e implementación física hasta análisis de consumo, temporización y verificación del diseño.
Para circuitos personalizados y analógicos, Virtuoso Studio añade generación de diseños compatibles con las reglas de A14 y A16, además de migración automatizada entre procesos, reduciendo según Cadence hasta 2,5 veces el número de iteraciones necesarias antes de conseguir un diseño correcto.
La importancia de esta certificación está en reducir el riesgo al trabajar con un nodo todavía anterior a su producción en volumen. Cuanto más avanzado es el proceso, mayor es la necesidad de que herramientas, reglas de diseño y modelos eléctricos estén suficientemente maduros antes del primer tape-out.
A14 llegará en 2028 con mejoras frente a N2
TSMC presentó A14 como su segunda generación de transistores nanosheet, con producción prevista para 2028. Frente a N2, la compañía espera hasta un 15% más de rendimiento manteniendo el mismo consumo o una reducción energética de hasta el 30% conservando la misma velocidad.
La densidad lógica también aumentaría alrededor de un 20%, aunque estas cifras representan objetivos del proceso y no mejoras automáticas aplicables de la misma forma a cualquier chip. El resultado final dependerá del diseño, frecuencias, biblioteca de celdas y equilibrio elegido entre rendimiento, superficie y consumo.
TSMC ha indicado además que el desarrollo de A14 avanza conforme a sus planes, con producción de riesgo prevista para 2027 y fabricación en volumen durante 2028. La compañía ya observa actividad de diseño por parte de clientes tanto en móviles como en aplicaciones de IA y HPC.
Cadence intenta precisamente preparar su ecosistema con antelación para que esos clientes puedan comenzar diseños cuando el proceso todavía se encuentra en fase de maduración industrial.
UCIe-64G ya ha alcanzado el tape-out sobre A14
El apartado de interconexión también avanza. Cadence confirma que su IP UCIe-64G ya ha completado el tape-out sobre TSMC A14, mientras la misma tecnología se encuentra en pruebas de laboratorio sobre N2P y ya ha sido caracterizada en N3P.
UCIe está pensado para comunicar chiplets dentro de un mismo encapsulado mediante una interfaz estandarizada de alta velocidad, algo especialmente importante a medida que CPU, GPU, aceleradores, controladores y memoria dejan de integrarse necesariamente dentro de una única pieza de silicio.
La compañía trabaja además en IP LPDDR6 para A14, junto a bibliotecas Artisan Foundation, GPIO, compiladores de memoria y bloques de señal mixta previstos para el cuarto trimestre de 2026.
En N2P, Cadence ya dispone de DDR5, LPDDR5 y PCIe 6.0 llevados a silicio, reforzando la infraestructura necesaria para desarrollar plataformas de IA sin tener que diseñar desde cero interfaces fundamentales de memoria y conectividad.
El aumento de pedidos para IA ha llevado a TSMC a ampliar su capacidad de encapsulado para responder a la demanda de chips de HPC y centros de datos / Fuente de la imagen: TSMC
3DFabric podrá gestionar cientos de chiplets
La colaboración se extiende más allá del propio transistor. Cadence ha habilitado sus herramientas para el flujo completo de TSMC SoW-X, capaz de trabajar con sistemas a escala de oblea formados por cientos de chiplets y millones de conexiones.
También se admite el diseño de encapsulados equivalentes a cinco veces el tamaño máximo de un retículo mediante arquitecturas similares a CoWoS-L, integrando tecnologías como SoIC, eDTC, MIMCap, reguladores IVR, bases lógicas para HBM y el sustrato dentro del mismo entorno de diseño.
Esta complejidad obliga a tratar el encapsulado casi como una prolongación del propio chip. Distribución de energía, integridad de señal, rutas entre chiplets y conexiones con HBM deben analizarse conjuntamente, especialmente cuando el número de componentes aumenta.
Cadence ha certificado además un sistema de enrutado automático entre chips basado en simulaciones previas, utilizando Allegro Substrate Router y OmniRoute para buscar trayectorias compatibles con los requisitos de integridad de señal y UCIe.
La fotónica empieza a integrarse en el mismo ecosistema
Otra pieza relevante es TSMC-COUPE, el motor fotónico de la fundición destinado a comunicación de gran ancho de banda entre silicio y enlaces ópticos, que ahora puede combinarse con la IP SerDes de 224G de Cadence.
Esa tecnología se alinea con ecosistemas como UALink, Ultra Ethernet y CPO, todos ellos orientados a mejorar la comunicación entre aceleradores, memoria y redes dentro de grandes centros de datos.
Cadence acompaña esta parte con una cartera de IP que incluye HBM4/4E, LPDDR6/5X, DDR5 MRDIMM, PCIe 7.0 y UCIe 64G, buscando cubrir desde las conexiones internas de un encapsulado hasta las interfaces utilizadas para comunicar varios aceleradores dentro de un sistema.
La evolución refleja cómo el diseño de chips para IA está dejando de depender únicamente del nodo de fabricación. A14 puede mejorar densidad y eficiencia, pero el rendimiento final también estará condicionado por memoria, interconexión, encapsulado y capacidad para escalar entre múltiples chiplets.
La nueva colaboración entre Cadence y TSMC intenta precisamente unir esas capas antes de que A14 llegue al mercado. Herramientas certificadas, UCIe-64G, soporte para N2P y flujos 3D-IC a escala de oblea permiten que los primeros diseños puedan avanzar mientras TSMC termina de preparar su siguiente generación de procesos.
Vía: Wccftech
