La Academia China de Ciencias (CAS) ha desarrollado nuevos transistores Gate-All-Around (GAA) fabricables mediante litografía DUV y con una relación de corriente on/off superior a 500.000. Sus características eléctricas podrían acercarse a las asociadas con procesos de 3 nm, pese a prescindir de litografía EUV.
La clave, sin embargo, está en separar el rendimiento del transistor de la densidad alcanzable por un proceso completo. Las limitaciones actuales en MEOL y las primeras capas metálicas impedirían trasladar directamente esas prestaciones eléctricas a un nodo equivalente a 3 nm, dejando una posible implementación de SMIC más cerca de densidades propias de TSMC N5.
Los GAA permiten controlar mejor la corriente que un FinFET
Los transistores FinFET utilizan una estructura donde la puerta rodea parcialmente un canal elevado en forma de aleta. En un GAA, la puerta envuelve completamente el canal, aumentando el control electrostático sobre la corriente cuando el transistor cambia entre sus estados encendido y apagado.
La ventaja se vuelve especialmente importante conforme disminuye el tamaño. A escalas muy pequeñas resulta cada vez más difícil impedir que continúe circulando corriente cuando un transistor debería permanecer apagado, por lo que un mejor control del canal puede reducir fugas y permitir seguir escalando sin depender exclusivamente de reducir dimensiones físicas.
Según la información atribuida a la CAS, sus nuevos dispositivos alcanzan una relación Ion/Ioff superior a 500.000. Esto significa que la corriente cuando el transistor está activado supera en más de 500.000 veces a la registrada en estado apagado, una señal de fuerte control electrostático.
No significa que las fugas desaparezcan por completo. El ratio on/off mide una característica concreta del transistor y no sustituye a parámetros como corriente de conducción, tensión, capacitancias, rendimiento por vatio o comportamiento térmico, todos ellos necesarios para evaluar una tecnología de fabricación completa.
La novedad está en conseguirlo utilizando litografía DUV
La CAS asegura haber desarrollado estos GAA utilizando herramientas de litografía DUV, una tecnología con una longitud de onda considerablemente mayor que EUV y que, por sí sola, no permite imprimir directamente estructuras equivalentes a los nodos más avanzados.
La industria puede sortear parcialmente esa limitación mediante técnicas como multi-patterning, dividiendo un patrón complejo en varias exposiciones y procesos de grabado sucesivos. La litografía DUV de inmersión utiliza además agua ultrapura entre la óptica y la oblea para elevar la resolución disponible.
El coste aparece en complejidad. Cada paso adicional exige más máscaras, grabados y alineamientos entre capas, aumentando tiempos de fabricación, posibilidades de error y presión sobre el rendimiento de fabricación frente a un proceso capaz de imprimir estructuras críticas con menos exposiciones.
Por eso hablar simplemente de un supuesto «3 nm chino con DUV» sería incorrecto. Lo que la CAS habría conseguido es una arquitectura de transistor cuyas propiedades eléctricas abren una vía hacia prestaciones comparables a tecnologías más avanzadas, no un proceso de 3 nm completo listo para producción masiva.
FEOL puede avanzar más rápido que las interconexiones
La fabricación de un chip no termina al crear sus transistores. El Front-End-Of-Line (FEOL) comprende precisamente esa etapa, y es ahí donde la nueva arquitectura GAA aporta su mayor ventaja al mejorar el control de los dispositivos individuales.
Después aparece el Middle-End-Of-Line (MEOL), responsable de los contactos que conectan cada transistor con las primeras estructuras metálicas. Estas conexiones requieren agujeros y zanjas extremadamente pequeños que deben grabarse con gran precisión antes de rellenarse con metal.
Por encima se encuentra el Back-End-Of-Line (BEOL), donde se construyen las múltiples capas metálicas encargadas de interconectar millones o miles de millones de transistores. La capa M0, situada inmediatamente sobre ellos, es una de las más difíciles de reducir debido a su pequeño tamaño y proximidad al dispositivo activo.
El analista especializado aog T señala precisamente los contactos MEOL y la capa M0 como dos de los principales límites actuales para SMIC. Mejorar el transistor GAA no reduce automáticamente las dimensiones que pueden imprimirse de forma fiable en estas interconexiones.
But once FEOL fin pitch can be relax by GAA, then even SMIC poly pitch is constrained by MEOL, the cell height can be shrink by reducing the M0 track number from 5 (N+3) to 4.
So G57H198 or G54H198 (density 137.8, N5 class) could be achieved:https://t.co/GyptbG09it https://t.co/wlDQEzOBr9
— aog T (@Taog_1575) September 17, 2026
La densidad práctica podría quedar alrededor de 137,8 MTr/mm²
La mejora de control que proporcionan los GAA permite relajar algunas dimensiones del dispositivo sin perder necesariamente rendimiento eléctrico. Esto abre la posibilidad de reducir la altura de las celdas lógicas, pasando de una organización M0 de cinco pistas a otra de cuatro, incluso aunque otras dimensiones permanezcan condicionadas por las interconexiones.
Una posible configuración G57H198 o G54H198 alcanzaría alrededor de 137,8 millones de transistores por mm², según la estimación citada. Esa cifra se encuentra aproximadamente en el terreno de densidad de TSMC N5, no de sus procesos de 3 nm.
Esta estimación coincide además con análisis anteriores sobre una posible evolución de SMIC más allá de N+3. SemiAnalysis había calculado también unos 137,8 MTr/mm² para un hipotético N+4 con una altura de celda de 198 nm y un contacted gate pitch de 54 nm, aunque advirtiendo de una dificultad de fabricación considerablemente mayor.
Ahí aparece la diferencia fundamental: un transistor puede ofrecer características eléctricas cercanas a una generación más avanzada mientras el conjunto del proceso mantiene una densidad bastante inferior. Los nombres comerciales de los nodos tampoco equivalen ya a una única dimensión física, por lo que comparar únicamente «3 nm» y «5 nm» puede resultar engañoso.
El gran obstáculo sigue estando en fabricar todo el chip, no solo el transistor
Para SMIC, integrar estos GAA implicaría dominar simultáneamente el transistor, sus contactos y una red metálica suficientemente compacta. El beneficio conseguido en FEOL perdería parte de su impacto si MEOL y BEOL obligan a mantener mayores distancias entre elementos, porque la superficie final de las celdas seguiría limitada por el cableado.
El multi-patterning permite continuar reduciendo determinadas geometrías con DUV, pero cada nueva generación eleva la dificultad acumulada. Análisis de procesos anteriores de SMIC ya apuntan a más pasos, mayores exigencias de alineación y menor margen de fabricación conforme aumenta el número de patrones necesarios.
Tampoco existe por ahora un anuncio de un chip comercial construido mediante esta tecnología. El trabajo de la CAS representa una demostración del potencial de los nuevos GAA, mientras convertirla en un proceso de gran volumen exigiría resolver integración, rendimiento de fabricación, costes y diseño de las interconexiones.
Por ello, el avance resulta significativo sin necesidad de presentarlo como un nodo de 3 nm completo. China habría encontrado una forma de mejorar notablemente las propiedades eléctricas de sus transistores utilizando DUV, pero las limitaciones de MEOL y BEOL todavía sitúan una implementación realista mucho más cerca de una densidad equivalente a 5 nm.
Vía: Wccftech
