AMD ha presentado oficialmente la familia EPYC 9006 Venice, su nueva generación de procesadores para servidores basada en núcleos Zen 6 y chiplets de cálculo fabricados a 2 nm por TSMC. La configuración superior alcanzará 256 núcleos, 512 hilos y 203.000 millones de transistores.
La gama cubrirá desde servidores generalistas con ocho núcleos hasta grandes sistemas destinados a inteligencia artificial, computación de alto rendimiento y cargas empresariales. Los primeros modelos EPYC 9006 SP7 llegarán durante el cuarto trimestre de 2026, mientras las variantes SP8 comenzarán a distribuirse durante la primera mitad de 2027.
EPYC 9996 alcanza 256 núcleos y 512 hilos
El modelo superior será el EPYC 9996 con 256 núcleos Zen 6 y 512 hilos, diseñado para ejecutar más agentes, máquinas virtuales y entornos aislados dentro del mismo servidor. Su encapsulado combina ocho grandes chiplets de cálculo con dos silicios de entrada y salida, una organización destinada a sostener una densidad extrema.
La plataforma SP7 ofrecerá hasta 1,6 TB/s de ancho de banda de memoria junto con conectividad PCIe 6.0 de hasta 64 Gbps por carril. Esta combinación permitirá alimentar aceleradores, redes y almacenamiento cuando varias cargas compartan simultáneamente los recursos de cálculo y comunicación disponibles dentro del mismo rack.
AMD también prepara configuraciones de 96 núcleos capaces de alcanzar frecuencias de hasta 5 GHz, priorizando el rendimiento monohilo y la capacidad de respuesta frente a la densidad máxima. Venice podrá cubrir así tanto la ejecución masiva de agentes como aplicaciones empresariales que todavía dependen de frecuencias elevadas.
La compañía promete más de un 80% de mejora conjunta en rendimiento y eficiencia, además de un aumento superior al 30% en densidad de hilos frente a la generación anterior. Estas cifras proceden de mediciones internas y dependerán del modelo, el consumo configurado, la memoria instalada y la carga concreta utilizada durante la comparación.
Los chiplets de cálculo utilizan el proceso de 2 nm de TSMC
EPYC Venice se convierte, según AMD, en el primer procesador HPC producido en volumen mediante el nodo N2 de TSMC. Los chiplets de cálculo utilizan litografía de 2 nm, mientras los bloques dedicados a entrada y salida continúan fabricándose mediante un proceso de 6 nm más adecuado para interfaces y conectividad.
El nodo N2 sustituye los transistores FinFET por estructuras GAA de tipo nanosheet, capaces de controlar mejor el flujo eléctrico alrededor del canal. TSMC atribuye al proceso entre un 10% y un 15% más de rendimiento con el mismo consumo, aunque esa mejora corresponde al nodo y no directamente al procesador completo.
La fundición también anuncia entre un 25% y un 30% menos de consumo manteniendo el mismo rendimiento, además de hasta un 15% más de densidad de transistores. AMD aprovecha estas mejoras para integrar más núcleos y conservar frecuencias elevadas, aunque el consumo máximo de las configuraciones superiores todavía no se ha detallado.
Los 203.000 millones de transistores incluyen el conjunto formado por chiplets de cálculo y bloques de entrada y salida. La cifra refleja la complejidad necesaria para coordinar 256 núcleos, gestionar un subsistema de memoria de gran ancho de banda y proporcionar numerosos carriles PCIe 6.0 para aceleradores y redes.
SP7 prioriza la densidad mientras SP8 amplía la gama generalista
Los procesadores EPYC 9006 para la plataforma SP7 estarán dirigidos a centros de datos de alta densidad, grandes clústeres y servidores anfitriones para aceleradores. La plataforma admitirá hasta 256 núcleos y 512 hilos, además de variantes de alta frecuencia orientadas a mejorar los agentes ejecutados por vatio, dólar y rack.
La plataforma SP8 cubrirá configuraciones desde ocho hasta 128 núcleos, permitiendo construir sistemas con un tamaño, consumo y coste más contenidos. Estos modelos estarán orientados a centros de datos regionales, infraestructura de telecomunicaciones, pequeños clústeres y servidores empresariales donde 256 núcleos resultarían innecesarios.
SP8 incorporará ocho canales de memoria DDR5 con dos módulos por canal, junto con 128 carriles PCIe 6.0 y compatibilidad con sistemas de uno o dos sockets. También contemplará diseños de alta frecuencia y preparados para NEBS, facilitando su instalación en redes de telecomunicaciones y entornos con restricciones térmicas.
La separación entre SP7 y SP8 permitirá ajustar el coste de la placa base, la capacidad de memoria y la conectividad disponible. Los fabricantes podrán evitar plataformas sobredimensionadas en servidores pequeños, mientras los sistemas de IA conservarán la densidad de núcleos y el ancho de banda necesarios para coordinar múltiples aceleradores.
EPYC 9006X añadirá tres veces más caché L3 por núcleo
La familia incorporará procesadores EPYC 9006X con tecnología 3D V-Cache, destinados a simulación científica, diseño de semiconductores, modelado y análisis de grandes conjuntos de datos. Algunas variantes alcanzarán frecuencias de hasta 5,15 GHz, combinando una elevada velocidad con una capacidad de caché considerablemente superior.
AMD promete hasta tres veces más caché L3 por núcleo que en los modelos EPYC 9006 SP7 convencionales. Mantener más información cerca de los núcleos puede reducir los accesos a la memoria principal, acelerando búsquedas, analítica en memoria, recuperación de datos y simulaciones técnicas especialmente sensibles a la latencia.
La ampliación no beneficiará por igual a todos los programas. Las aplicaciones limitadas principalmente por cálculo o ancho de banda externo podrían obtener mejoras menores, mientras las cargas cuyos conjuntos de trabajo permanezcan dentro de la caché L3 ampliada deberían aprovechar mucho mejor el apilamiento vertical de memoria 3D V-Cache.
EPYC 9006X prolongará la estrategia aplicada mediante Milan-X, Genoa-X y Turin-X, ahora combinada con núcleos Zen 6, frecuencias superiores y un nodo de 2 nm. AMD podrá ofrecer dentro de la misma generación densidad extrema de núcleos o rendimiento técnico especializado mediante una mayor cantidad de caché.
EPYC 9006 LP utilizará memoria LPDDR para racks de IA
La familia conocida anteriormente como Verano llegará al mercado como EPYC 9006 LP, una variante diseñada específicamente para funcionar como CPU anfitriona dentro de sistemas de inteligencia artificial a escala de rack. Estos procesadores utilizarán memoria LPDDR de alta densidad y menor consumo frente a las configuraciones DDR5 convencionales.
Su función consistirá en preparar datos, coordinar agentes, gestionar almacenamiento y mantener alimentados los aceleradores dentro de sistemas con numerosas GPU. Reducir el consumo de la memoria permitirá reservar una parte mayor del presupuesto eléctrico para los componentes responsables de ejecutar directamente la inferencia y el entrenamiento.
Los procesadores 9006 LP alcanzarán frecuencias de hasta 5 GHz y acompañarán a futuras generaciones de aceleradores AMD Instinct. La plataforma buscará mantener una utilización elevada de las GPU cuando la infraestructura crezca desde un único servidor hasta grandes fábricas de IA formadas por numerosos nodos interconectados.
La adopción de LPDDR también podría incrementar la presión sobre una cadena de suministro utilizada por smartphones y portátiles eficientes. Los centros de datos consumirán módulos de gran capacidad, desviando potencialmente parte de la producción hacia contratos empresariales con mayor margen, grandes volúmenes y compromisos de suministro plurianuales.
AMD promete hasta 2,8 veces más agentes por vatio
AMD asegura que EPYC Venice puede proporcionar hasta 2,8 veces más agentes por vatio que determinadas CPU Arm dentro de entornos aislados de ejecución. En servidores generalistas, la compañía eleva la ventaja hasta 3,3 veces más rendimiento por vatio, aunque ambas cifras proceden de pruebas y configuraciones seleccionadas internamente.
Frente a NVIDIA Vera, las mediciones presentadas muestran hasta 1,2 veces más rendimiento monohilo y 2,2 veces más rendimiento agregado. La comparación resulta relevante porque ambas CPU coordinarán racks completos de IA: Helios en el caso de AMD y Vera Rubin NVL72 dentro de la plataforma de NVIDIA.
Respecto a los actuales EPYC Turin, Venice ofrecería hasta 1,8 veces más tokens por segundo, 1,7 veces más agentes por vatio y 1,4 veces más rendimiento por vatio. Las mejoras combinarían la arquitectura Zen 6, el nodo N2, la mayor densidad de núcleos y los avances introducidos en memoria e interconexión.
Los primeros EPYC 9006 SP7 se distribuirán durante el cuarto trimestre de 2026, mientras SP8 llegará en la primera mitad de 2027. Las variantes 9006X con 3D V-Cache y 9006 LP con memoria LPDDR ampliarán una gama destinada a cubrir desde servidores empresariales compactos hasta racks completos de IA y HPC.
Vía: Wccftech
