TSMC prepara un avance importante en la fabricación de memorias integradas con su futuro proceso A14 de 1,4 nm, cuya producción en masa está prevista para 2028. La compañía habría conseguido reducir la superficie de las celdas SRAM de seis transistores (6T) desde aproximadamente 0,021 µm² hasta menos de 0,017 µm², una disminución superior al 19% que permitiría superar varios años de estancamiento en la miniaturización de este tipo de memoria.
La novedad resulta especialmente relevante porque la densidad de los circuitos lógicos ha seguido aumentando mientras las celdas SRAM apenas reducían su tamaño desde el nodo N5 de 2020. Según información del medio surcoreano ETNews, TSMC prepara la presentación de nuevos resultados técnicos sobre esta tecnología, mientras continúa desarrollando A14 con un calendario que contempla las primeras fases de producción en 2027 y su fabricación comercial al año siguiente.
TSMC consigue reducir las celdas SRAM tras años de estancamiento
Desde la introducción del proceso N5 de 5 nm en 2020, la superficie de las celdas SRAM de alta densidad de TSMC se ha mantenido alrededor de 0,021 µm². Las generaciones posteriores, incluidas N3 y N2, han incorporado importantes avances en los transistores lógicos, pero la miniaturización de este tipo de memoria no ha seguido el mismo ritmo.
La dificultad está relacionada con las características físicas de la SRAM, utilizada principalmente para construir las memorias caché de procesadores, GPU y aceleradores de inteligencia artificial. Cada celda 6T utiliza seis transistores para almacenar un único bit de información, una configuración que necesita mantener suficiente estabilidad eléctrica durante las operaciones de lectura y escritura.
Cuando los transistores reducen sus dimensiones, resulta más complicado garantizar esos márgenes de funcionamiento sin comprometer la fiabilidad. Por este motivo, un proceso de fabricación más avanzado no implica necesariamente una reducción proporcional del tamaño de las memorias SRAM. Esta limitación ha provocado que las cachés ocupen una proporción cada vez mayor de la superficie de determinados chips.
Las nuevas celdas permitirían almacenar más memoria en la misma superficie
El objetivo de TSMC con A14 es reducir la superficie de las celdas SRAM de 0,021 µm² a menos de 0,017 µm². Tomando ambas cifras como referencia, la disminución sería ligeramente superior al 19%, lo que permitiría aumentar teóricamente la cantidad de celdas integradas por unidad de superficie en más de un 23,5%.
Sin embargo, la reducción del tamaño de cada celda no equivale directamente al aumento de densidad de una memoria completa. Los bloques SRAM también incorporan decodificadores, amplificadores de lectura y circuitos auxiliares que ocupan espacio. Por tanto, el incremento real dependerá de la organización interna de las memorias y de cuánto puedan reducirse esos componentes adicionales.
Esta diferencia es importante para interpretar los avances anunciados por los fabricantes. La densidad de las celdas individuales y la densidad efectiva de los bloques de memoria son parámetros distintos, aunque ambos influyen en la cantidad de caché que puede integrarse dentro de un procesador.
Las CPU, GPU y los aceleradores de IA podrían aprovechar cachés de mayor capacidad
La posibilidad de fabricar SRAM más compacta ofrece nuevas opciones a los diseñadores de semiconductores. En los procesadores modernos, las memorias caché ocupan una parte considerable de la superficie del die, especialmente cuando se incorporan grandes capacidades para reducir los accesos a la memoria RAM o a otros niveles de la jerarquía de memoria.
Con A14, los fabricantes podrían aumentar la capacidad de caché manteniendo una superficie similar o conservar la misma cantidad de memoria utilizando menos espacio. Esta segunda posibilidad permitiría dedicar una mayor proporción del silicio a núcleos de procesamiento, unidades de ejecución u otros componentes, dependiendo de las prioridades de cada arquitectura.
La mejora también resulta interesante para los aceleradores de inteligencia artificial, que necesitan mover grandes cantidades de información entre sus unidades de cálculo y los diferentes niveles de memoria. Disponer de más almacenamiento interno puede reducir determinados accesos a memorias externas como HBM, disminuyendo el tráfico de datos y el consumo asociado a esas transferencias.
No obstante, una caché de mayor capacidad no garantiza automáticamente un incremento de rendimiento. Su eficacia depende de la latencia, el ancho de banda, los patrones de acceso y la proporción de datos que realmente pueden mantenerse dentro del chip. Una aplicación limitada principalmente por la potencia de cálculo podría obtener beneficios menores que otra condicionada por el movimiento de información.
El proceso A14 ofrecerá mejoras de rendimiento, consumo y densidad frente a N2
Además de los avances en SRAM, TSMC A14 utilizará la segunda generación de transistores GAA con estructura de nanosheets, evolucionando la tecnología introducida con el proceso N2 de 2 nm. También incorporará NanoFlex Pro, una versión mejorada de su arquitectura de celdas estándar que busca ofrecer mayor flexibilidad para optimizar los circuitos lógicos.
Según las previsiones oficiales de TSMC, A14 ofrecerá entre un 10% y un 15% más de velocidad manteniendo el mismo consumo, o una reducción energética del 25% al 30% cuando se mantenga una velocidad equivalente. La compañía también contempla un incremento superior al 20% en la densidad lógica, respecto al proceso N2.
Estas mejoras corresponden a objetivos tecnológicos bajo condiciones comparables, no a incrementos garantizados para cualquier procesador comercial. El rendimiento real dependerá de la arquitectura, las frecuencias, los límites de potencia y las decisiones de diseño de cada fabricante, además de las características del propio proceso de fabricación.
La combinación de una mayor densidad lógica con celdas SRAM más compactas resulta especialmente importante. Mientras los avances de generaciones anteriores beneficiaban principalmente a los circuitos de procesamiento, A14 permitiría recuperar parte de la miniaturización perdida en las memorias integradas, facilitando diseños más equilibrados entre capacidad de cálculo y almacenamiento interno.
TSMC mantiene 2028 como objetivo para la producción en masa de A14
El desarrollo del nuevo nodo ya ha ofrecido resultados prometedores. Durante julio de 2026, TSMC comunicó que el rendimiento de fabricación de sus estructuras experimentales de SRAM de 256 Mb se acercaba al 90%, mientras los trabajos de diseño de sus clientes avanzaban por delante de las previsiones iniciales.
Actualmente, las informaciones del sector apuntan a que la compañía está llevando a cabo pruebas piloto para evaluar la viabilidad del proceso A14. La siguiente etapa contempla iniciar la producción previa a la fabricación comercial durante 2027, antes de alcanzar la producción en masa en 2028. Un desarrollo favorable podría permitir determinados adelantos, aunque TSMC mantiene oficialmente este último año como referencia.
Los resultados preliminares son relevantes, pero el rendimiento de fabricación de una estructura SRAM experimental no representa necesariamente el de un procesador completo. Los chips comerciales incorporan millones o miles de millones de componentes adicionales, cuya complejidad también influye en los costes, la fiabilidad y la cantidad de unidades funcionales obtenidas por oblea.
La principal novedad es que TSMC podría recuperar una reducción significativa del tamaño de las memorias SRAM después de varios años de avances limitados, complementando las mejoras conseguidas en los circuitos lógicos. Si consigue trasladar estos resultados a la producción comercial con rendimientos satisfactorios, A14 ofrecerá nuevas posibilidades para desarrollar procesadores con cachés más densas, mayor capacidad de integración y mejores oportunidades de optimización energética.
Vía: TechPowerUp
