Muse, el agente de inteligencia artificial de Meta, ha sido utilizado para completar el diseño físico de un SoC basado en la arquitectura RISC-V y especializado en operaciones criptográficas, incluyendo la colocación de las celdas lógicas, su interconexión y la generación del archivo necesario para fabricar el circuito. Todo el proceso habría requerido aproximadamente 100 millones de tokens, con un coste estimado de 2.000 dólares (1.784€).
El proyecto ha sido desarrollado por @bubbleboi, especialista en semiconductores vinculado a la cadena de bloques Thru, quien ha compartido los resultados en X. El diseño incluye aceleración para distintos algoritmos criptográficos y ha superado varias comprobaciones técnicas, aunque todavía no se ha fabricado el chip físico, por lo que sus características deberán validarse posteriormente sobre silicio real.
Meta Muse utiliza OpenROAD para completar el diseño físico del SoC RISC-V
El desarrollo de un procesador requiere numerosas etapas de diseño y verificación mediante herramientas especializadas de automatización del diseño electrónico (EDA). Entre ellas destaca la colocación y el enrutamiento de los componentes, un proceso conocido como place-and-route, que determina cómo se distribuyen las celdas lógicas y cómo se conectan mediante las distintas capas metálicas del circuito.
Según explica @bubbleboi, el agente Muse consiguió ejecutar estas operaciones utilizando OpenROAD, una herramienta de diseño físico de semiconductores. La inteligencia artificial también generó el archivo final GDS o GDSII, que contiene la representación geométrica de las distintas capas del circuito y constituye uno de los elementos necesarios para trasladar el diseño a una fábrica.
El resultado es especialmente relevante porque Muse no se limitó a generar código de descripción de hardware, sino que también intervino en las etapas posteriores necesarias para convertir ese diseño lógico en una distribución física. Estas tareas requieren cumplir restricciones de espacio, conexiones y temporización, además de comprobar que el circuito respeta las reglas establecidas para su fabricación.
El SoC incorpora funciones de aceleración criptográfica para SHA-256/512, Keccak, Ed25519 y secp256k1, algoritmos utilizados en operaciones de resumen criptográfico, firmas digitales y verificación de transacciones. Su implementación mediante hardware especializado busca ejecutar estas tareas directamente en el circuito, evitando depender exclusivamente de las operaciones realizadas por un procesador de propósito general.
HUGE UPDATE !!!
Muse has now completed full place and route in OpenROAD and generated a final GDS for our RISC-V based crypto accelerator SoC. The crypto accelerator includes SHA-256/512, Keccak, Ed25519 + secp256k1 field arithmetic and closed on nangate45 with the following specs:
– 61,590 cells
– 100 MHz with +4.5 ns slack,
– 20 mW, zero DRC/electrical violations.The GDS is public and is under releases in the repo. The host core has also passed the full RISC-V scalar compliance sweep too which consists of ACT suites + 1.5M Berkeley TestFloat vectors. This was all done with ~100M output tokens or roughly ~$2,000 of work !!!
Next step for me… add vector instructions, rip out the third party core we used as a baseline, and then port to run the @thru_xyz block chain natively on the chip with the exact memory map to make it the fastest block chain on earth.
If anyone has any MPW shuttles coming soon that aren’t quite booked please reach out! We are looking to start taping out ASAP and my hope is to pass DRC on a new node by end of month.
— bubble boi (@bubbleboi) October 13, 2026
El diseño alcanza 100 MHz, consume 20 mW y supera las comprobaciones técnicas
Los resultados compartidos por el desarrollador permiten conocer las principales características del diseño generado mediante Muse. Aunque todavía se trata de una implementación pendiente de fabricación, las cifras proporcionan una primera referencia de su complejidad, frecuencia de funcionamiento y consumo energético previsto.
Las especificaciones comunicadas son las siguientes:
- Celdas lógicas: aproximadamente 61.590.
- Frecuencia de funcionamiento: 100 MHz.
- Margen de temporización (slack): aproximadamente 4,5 ns.
- Consumo energético estimado: 20 mW.
- Verificación física: comprobaciones DRC superadas, sin infracciones de diseño ni problemas eléctricos comunicados.
El margen de temporización positivo de 4,5 ns indica que el circuito dispone de cierto margen respecto a las restricciones temporales establecidas para su funcionamiento. Por su parte, el consumo anunciado de 20 mW debe interpretarse como una estimación del diseño, ya que todavía no existen mediciones realizadas sobre un chip fabricado.
El especialista también asegura que el núcleo ha superado las pruebas de conformidad RISC-V incluidas en las suites ACT y 1,5 millones de vectores Berkeley TestFloat, utilizados para comprobar el comportamiento de las operaciones de coma flotante. Estas verificaciones permiten detectar errores funcionales antes de fabricar el circuito, aunque no sustituyen las pruebas posteriores sobre hardware físico.
Uno de los aspectos más llamativos es el coste comunicado. Según @bubbleboi, Muse utilizó alrededor de 100 millones de tokens, equivalentes a unos 2.000 dólares (1.784€). No obstante, esta cifra corresponde a una estimación del trabajo realizado mediante inteligencia artificial y no representa el coste completo de desarrollar, fabricar y validar un semiconductor comercial.
🚨BREAKING: Nvidia and ChipAgents have launched Build-A-Chip-Bench, a new benchmark testing whether AI agents can autonomously design entire chips. Even the best-performing AI agent, powered by Anthropic’s Claude Fable 5.1, scored just 16.6%.
Across tested agents, roughly 40% of tasks passed functional verification, but only 10% met the physical requirements needed for a viable chip design.
ChipAgents CEO William Wang says AI has already cut chip development timelines from at least two years to around one year. He expects further advances to bring that down to just four to six months within the next year.
— Choblin (@choblin29) October 14, 2026
El siguiente objetivo es ejecutar Thru directamente en el chip
A pesar de los resultados obtenidos, el proyecto todavía necesita varias modificaciones antes de iniciar su fabricación. El desarrollador pretende incorporar instrucciones vectoriales, sustituir el núcleo de terceros utilizado como punto de partida y adaptar el procesador para ejecutar directamente la cadena de bloques Thru.
En su publicación, @bubbleboi explica que el siguiente paso consistirá en «añadir instrucciones vectoriales, eliminar el núcleo de terceros que utilizamos como base». También plantea trasladar Thru al chip con una distribución de memoria específica, con el ambicioso objetivo de convertirla en la cadena de bloques más rápida del mundo, una aspiración que todavía no está demostrada.
Thru es una cadena de bloques de capa 1 (Layer 1) orientada al alto rendimiento, capaz de ejecutar programas escritos en lenguajes convencionales como C y Rust. La propuesta consiste en aprovechar una arquitectura RISC-V adaptada a sus necesidades, incorporando aceleradores criptográficos y una organización de memoria diseñada específicamente para sus operaciones.
Para avanzar hacia el prototipo físico, el especialista está buscando acceso a programas Multi-Project Wafer (MPW), que permiten compartir una misma oblea de silicio entre varios diseños y reducir los costes de fabricación de pequeñas tiradas. Esta sería una de las etapas necesarias para realizar el tape-out, aunque todavía no se ha anunciado una fecha concreta para producir el chip.
El avance también coincide con la presentación de Build-A-Chip-Bench, un nuevo benchmark desarrollado por NVIDIA y ChipAgents para evaluar la capacidad de los agentes de IA al diseñar semiconductores. Según los resultados recogidos, incluso el agente mejor clasificado, basado en Claude Fable 5.1 de Anthropic, obtuvo solamente un 16,6%, reflejando las dificultades que todavía presentan estos sistemas.
La comparación resulta importante porque completar satisfactoriamente un proyecto concreto no equivale a dominar todas las etapas del diseño de semiconductores. El trabajo realizado con Muse demuestra que determinados procesos pueden automatizarse con resultados prometedores, pero todavía será necesario comprobar su fiabilidad en proyectos más complejos y validar que los diseños funcionan correctamente después de fabricarse.
Por ahora, el principal logro de Muse es haber alcanzado una fase avanzada de diseño físico y verificación con un coste de IA relativamente reducido. Si el proyecto consigue superar las siguientes etapas, podría ofrecer una referencia interesante sobre la utilización de agentes autónomos para desarrollar circuitos especializados sin depender de un proceso de diseño completamente manual.
Vía: Wccftech
