AMD ha mostrado el encapsulado del EPYC Venice de sexta generación, una familia de procesadores para servidores basada en la arquitectura Zen 6. La configuración superior alcanzará 256 núcleos y 512 hilos, distribuidos entre ocho chiplets de cálculo junto con dos grandes silicios dedicados a gestionar la entrada y salida.
El procesador se fabricará mediante el proceso N2 de 2 nm de TSMC y formará parte de la plataforma Helios para inteligencia artificial. El diseño busca ofrecer más densidad de procesamiento por Socket, mayor rendimiento monohilo y capacidad suficiente para sostener cargas asociadas a agentes y aprendizaje por refuerzo.
Ocho chiplets permiten alcanzar los 256 núcleos
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La imagen expuesta durante Advancing AI 2026 permite distinguir ocho chiplets de cálculo alrededor de dos bloques centrales de E/S. Cada silicio de cómputo integraría 32 núcleos repartidos en dos complejos de 16, una organización capaz de completar los 256 núcleos del modelo superior sin multiplicar excesivamente el número de chiplets.
Frente a EPYC Turin con un máximo de 192 núcleos, Venice eleva el límite hasta 256. Esto supone un aumento del 33% en el recuento de núcleos, acompañado por más densidad por chiplet y una mayor capacidad multihilo por procesador dentro del mismo sistema.
La configuración mostrada apunta a núcleos Zen 6C de alta densidad, aunque AMD engloba comercialmente toda la familia bajo Zen 6. Esta separación permitiría ofrecer modelos centrados en máximo rendimiento por núcleo junto con variantes destinadas a conseguir más hilos por Socket, siguiendo la estrategia aplicada con Zen 4C y Zen 5C.
Dos silicios de E/S alimentan memoria y conectividad
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Los dos grandes silicios de entrada y salida ocupan la zona central del encapsulado. Su tamaño refleja la necesidad de reunir controladores de memoria, enlaces internos y conectividad externa suficientes para alimentar 256 núcleos de forma sostenida, evitando que el movimiento de datos se convierta en un cuello de botella interno.
AMD todavía no ha detallado todas las especificaciones comerciales, pero las previsiones sitúan la plataforma SP7 con memoria DDR5 de 16 canales, conectividad PCIe 6.0 y enlaces UCIe entre chiplets. El salto proporcionaría más ancho de banda para memoria y aceleradores, además de ampliar la conexión con almacenamiento de alta velocidad.
El nodo N2 sustituye FinFET por transistores GAA
Venice será uno de los primeros procesadores de alto rendimiento producidos en volumen mediante el nodo N2 de TSMC. Esta tecnología sustituye los transistores FinFET por transistores nanosheet de tipo GAA, mejorando el control eléctrico del canal y ofreciendo más margen para elevar rendimiento o reducir consumo dentro del mismo espacio.
TSMC atribuye a N2 entre un 10% y un 15% más de rendimiento manteniendo el consumo, o entre un 25% y un 30% menos de energía a igual velocidad. También promete hasta un 15% más de densidad de transistores, aunque esas mejoras no se trasladan automáticamente al procesador completo.
La combinación de 2 nm y chiplets más densos resulta especialmente importante ante un posible TDP cercano a 600W en las configuraciones superiores. AMD deberá equilibrar frecuencia, número de núcleos y consumo para evitar que el aumento de capacidad quede limitado por refrigeración, alimentación o restricciones térmicas dentro del rack.
AMD Venice 256 core. pic.twitter.com/hooyKVMwBb
— Patrick Moorhead (@PatrickMoorhead) July 22, 2026
Helios utilizará Venice para coordinar los aceleradores Instinct
Los EPYC Venice actuarán como procesadores anfitriones dentro de Helios, la plataforma de AMD para sistemas de inteligencia artificial a escala de rack. Su función será coordinar almacenamiento, redes, seguridad y preparación de datos, mientras los aceleradores Instinct ejecutan el cálculo más intensivo.
Las cargas de inteligencia artificial basada en agentes amplían precisamente el trabajo asignado a la CPU. Bases de datos, servidores web, cachés y capas de orquestación dependen de un rendimiento sostenido, por lo que más núcleos por Socket pueden traducirse en mayor concurrencia entre agentes y mejor aprovechamiento de los aceleradores.
Esto no significa que las CPU sustituyan a las GPU en entrenamiento o inferencia intensiva. Venice busca reforzar la infraestructura que rodea a los aceleradores, evitando que la capacidad de los Instinct quede limitada por procesamiento de control, preparación de datos o comunicación interna entre los diferentes servicios del sistema.
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AMD promete más rendimiento frente a EPYC Turin
AMD promete más de un 70% de mejora combinada en rendimiento y eficiencia frente a la generación anterior, además de un aumento superior al 30% en densidad de hilos. Son cifras internas vinculadas a cargas concretas, por lo que deberán contrastarse mediante sistemas finales y comparativas independientes con consumos equivalentes.
La compañía también sitúa a Venice frente a NVIDIA Vera, el procesador Arm que acompañará a las plataformas Rubin. La competencia no se limitará al número de núcleos, porque rendimiento monohilo, ancho de banda, software y coste total de propiedad determinarán qué diseño ofrece mejores resultados en centros de datos reales.
Vía: Wccftech
