Las primeras estimaciones sobre el tamaño del tile die de Intel Nova Lake parecen ir bien encaminadas. Una nueva filtración refuerza la idea de que la próxima arquitectura de Intel dará un salto importante en densidad y eficiencia, con dies notablemente más pequeños pese a integrar configuraciones de núcleos más ambiciosas.
Aunque los datos no son oficiales, las cifras encajan con la estrategia que Intel viene marcando para su siguiente generación de CPUs de alto rendimiento.
Un tile die de 14,8 × 6,6 mm fabricado en N2
Según una filtración del conocido leaker Golden Pig Upgrade (vía @9550pro), el compute tile estándar de Nova Lake mediría 14,8 mm × 6,6 mm, lo que se traduce en una superficie aproximada de 97,68 mm². Esta cifra sitúa al chip por debajo de los 100 mm², algo especialmente llamativo teniendo en cuenta que integrará una configuración de 8 núcleos de rendimiento Coyote Cove y 16 núcleos eficientes Arctic Wolf, además de 4 núcleos LP-E adicionales no overclockeables.
En comparación directa, el tile die de Arrow Lake se sitúa en torno a 117,2 mm², lo que implica que Nova Lake lograría una reducción de tamaño cercana al 16,7%, pese al aumento de complejidad interna.
El papel del bLLC y el salto en área de silicio
La historia cambia cuando entran en juego las variantes con bLLC (on-die Last-Level Cache). Según la filtración, los modelos con 144 MB de caché L3 integrada ampliarían el tamaño del tile hasta 14,8 mm × 10,4 mm, es decir, unos 153,92 mm², lo que supone un incremento aproximado del 57% frente al compute tile estándar.
Estas versiones estarían pensadas específicamente para competir con los modelos X3D de AMD, donde la mayor caché L3 suele traducirse en mejor rendimiento en juegos y menor latencia en el acceso a datos. El coste, eso sí, sería mayor, ya que fabricar dies más grandes en nodos avanzados como TSMC N2 encarece de forma significativa la producción.
Configuraciones dual tile y límites de potencia extremos
La filtración también apunta a la existencia de SKUs con doble compute tile, combinando dos bloques 8+16, lo que permitiría alcanzar hasta 52 núcleos en total. Estas configuraciones podrían operar con límites PL4 superiores a 800W, claramente orientadas a entornos de alto rendimiento y cargas muy específicas.
En términos de superficie total, los datos quedarían así:
- Nova Lake 16+32 (dual compute tile estándar): ~195 mm²
- Nova Lake 16+32 con 288 MB de bLLC: ~307 mm²
Estas cifras colocan a Nova Lake como una arquitectura altamente modular, donde el tamaño final del silicio dependerá directamente del objetivo de rendimiento y del segmento de mercado.
Comparativa directa con CCDs de AMD
Para poner estas cifras en contexto, los CCD actuales y futuros de AMD siguen siendo sensiblemente más pequeños:
- Zen 5 CCD (8 núcleos + 32 MB / 64 MB X3D): ~71 mm²
- Zen 6 CCD (12 núcleos + 48 MB / X3D L3 por confirmar): ~76 mm²
Esto refleja dos enfoques distintos: Intel apuesta por tiles más grandes y complejos, mientras que AMD mantiene CCDs más compactos, apoyándose en chiplets adicionales y caché apilada para escalar rendimiento.
Datos prometedores, pero aún no oficiales
Conviene insistir en que todas estas cifras proceden de filtraciones y deben tratarse con cierto escepticismo hasta que Intel ofrezca datos oficiales. Aun así, el panorama que dibujan es coherente: Nova Lake buscaría mejorar densidad, reducir tamaño frente a Arrow Lake y ofrecer una escalabilidad mucho mayor, especialmente en configuraciones de alto rendimiento y gaming.
Si estos números se confirman, Nova Lake marcaría uno de los avances más significativos de Intel en diseño de tiles y eficiencia de silicio en los últimos años.
Vía: Wccftech
