Intel sigue desvelando información clave sobre Nova Lake, su próxima arquitectura de procesadores de alto rendimiento. Las últimas filtraciones apuntan directamente al tamaño de los compute tiles, confirmando que la compañía apostará por múltiples variantes de silicio, incluyendo versiones con caché bLLC integrada y configuraciones de doble compute tile dentro del mismo encapsulado.
Según estos datos, Nova Lake utilizará un diseño común tanto en sobremesa como en portátiles, basado en una configuración 8+16 de núcleos, que posteriormente se ajustará para crear distintas gamas. También se contempla una versión 4+8 orientada a modelos de entrada y gama media, manteniendo una estrategia escalable dentro de la misma plataforma.
Arquitectura de núcleos y proceso de fabricación
Los Intel Nova Lake integrarán 8 P-Cores Coyote Cove y 16 E-Cores Arctic Wolf, a los que se sumarán 4 núcleos LP-E ubicados en un bloque de bajo consumo independiente. Estos núcleos de bajo consumo no podrán ser overclockeados, pero sí funcionar tanto de forma autónoma como junto a los clústeres E-Core, aportando flexibilidad energética al diseño.
A nivel de fabricación, los compute tiles estarán producidos en el nodo N2 de TSMC, descartando por ahora el uso de Intel 18A, que sí se reserva para Panther Lake. Aunque el roadmap interno deja abierta la puerta a futuras variantes en 18A, todo apunta a que Nova Lake se apoyará exclusivamente en N2 en su lanzamiento inicial.
Tamaño de los compute tiles y variantes bLLC
El compute tile estándar 8+16, con 8 P-Cores, 16 E-Cores y 4 LP-E, tendrá un tamaño aproximado de 110 mm², ligeramente inferior a los 117,2 mm² del compute tile de Arrow Lake. Sin embargo, la gran novedad llega con las variantes bLLC, que incorporan 144 MB adicionales de caché directamente en el silicio.
Estas versiones bLLC 8+16 alcanzarán unos 150 mm², lo que supone un aumento cercano al 36,6% frente al tile estándar y alrededor de un 28% más grande que el compute tile de Arrow Lake. Este incremento refleja la apuesta de Intel por integrar caché de gran tamaño dentro del propio silicio, en lugar de recurrir a apilado vertical.
Configuraciones de doble compute tile y límite de silicio
Las filtraciones también adelantan los primeros datos de las versiones con doble compute tile. En el caso de las variantes estándar sin bLLC, el área total ocuparía unos 220 mm², mientras que las configuraciones bLLC dobles, con hasta 52 núcleos y 288 MB de caché L3, podrían rozar los 300 mm² de silicio dedicado solo a computación.
Pese a este crecimiento, Intel mantendría el mismo encapsulado y Socket, evitando la necesidad de plataformas distintas para las versiones más ambiciosas. Todo el silicio quedaría integrado dentro del mismo empaquetado, lo que simplifica la adopción por parte de OEMs de PC y entusiastas.
Comparativa con AMD Zen 5 y Zen 6
Si se compara con AMD, las diferencias de enfoque son claras. Los CCD Zen 5 actuales ofrecen 8 núcleos en unos 71 mm², mientras que Zen 6 ampliará hasta 12 núcleos con un tamaño estimado de 76 mm². Frente a ellos, el compute tile estándar 8+16 de Nova Lake será aproximadamente un 55% más grande que un CCD Zen 5, aunque con tres veces más núcleos, y un 44% mayor que Zen 6, duplicando el número de núcleos.
La clave está en la caché. AMD recurre a tecnologías X3D para añadir memoria sin aumentar el área del CCD, mientras que Intel opta por integrar la caché directamente en el tile, incrementando el tamaño del silicio. Intel dispone de tecnología para apilado, pero no la aplicará en Nova Lake según la información actual.
Vía: Wccftech
