Intel considera que su tecnología de alimentación eléctrica por la cara posterior del chip le proporciona una ventaja frente a TSMC a la hora de aprovechar los equipos de litografía High-NA EUV. Durante una entrevista concedida a Dwarkesh Patel, Chris Auth, vicepresidente responsable del desarrollo de procesos de fabricación, explicó que esta arquitectura permite imprimir determinados circuitos con una sola exposición, reduciendo la necesidad de recurrir a técnicas de litografía múltiple.
Las declaraciones se producen mientras Intel Foundry prepara su nodo Intel 14A, que combinará transistores RibbonFET 2 con la tecnología PowerDirect. En la misma entrevista, el director de tecnología Pushkar Ranade aseguró que la compañía ya puede competir técnicamente con TSMC, aunque reconoció que igualar su escala industrial y capacidad de producción será un proceso considerablemente más largo.
Intel vincula las ventajas de High-NA EUV con la alimentación trasera
La tecnología High-NA EUV utiliza una apertura numérica de 0,55, frente al valor de 0,33 de los equipos EUV convencionales. Este cambio permite resolver detalles aproximadamente 1,7 veces más pequeños, facilitando la fabricación de determinadas estructuras sin dividirlas en varias exposiciones.
Cuando los circuitos presentan separaciones inferiores a la resolución disponible, los fabricantes deben recurrir a técnicas de patrón múltiple, conocidas como multipatterning. Estas permiten construir estructuras más pequeñas mediante varias etapas, aunque incrementan el tiempo de fabricación, el número de operaciones y las posibilidades de introducir defectos.
Según Chris Auth, la alimentación eléctrica trasera modifica las necesidades de espacio en la cara frontal del chip. En lugar de concentrar las conexiones de alimentación y las señales sobre los transistores, Intel traslada buena parte de la distribución eléctrica a la parte posterior de la oblea.
Esta separación libera recursos de interconexión y permite utilizar distancias menos restrictivas entre determinadas líneas de señal. Como consecuencia, algunos patrones pueden imprimirse directamente mediante High-NA EUV, evitando exposiciones adicionales que serían necesarias con otras configuraciones.
El directivo considera que esta diferencia arquitectónica hace económicamente más atractivos los equipos High-NA para Intel. Aunque estas máquinas pueden costar aproximadamente el doble que un sistema EUV convencional, la reducción de pasos de fabricación puede compensar parte de la inversión.
Fuente de la imagen: Intel
High-NA será una opción para los clientes del nodo Intel 14A
Pese a sus ventajas potenciales, Intel no utilizará necesariamente High-NA EUV en todas las capas ni en todos los diseños fabricados mediante 14A. Auth explicó que esta tecnología figura actualmente como una opción dentro del Process Design Kit (PDK), el conjunto de herramientas y reglas que permite desarrollar chips compatibles con un determinado proceso.
La decisión se estudia individualmente con cada cliente, teniendo en cuenta las características del diseño y las ventajas económicas de utilizar equipos más avanzados. Este planteamiento permite adaptar el proceso sin imponer un aumento de complejidad cuando no resulte necesario.
El nodo Intel 14A desarrollará las tecnologías introducidas con Intel 18A, que estrenó la combinación de transistores RibbonFET y alimentación trasera PowerVia. Su sucesor incorporará PowerDirect, una evolución destinada a mejorar la eficiencia de distribución eléctrica y aprovechar mejor el espacio disponible.
La compañía también reconoce que sus primeras experiencias con clientes externos durante el desarrollo de 18A pusieron de manifiesto limitaciones en la madurez de los PDK. Intel pretende aplicar estas lecciones desde las primeras fases de 14A para facilitar el trabajo de las empresas que contraten sus servicios de fabricación.
TSMC también desarrolla alimentación trasera con Super Power Rail
Durante la entrevista, Auth sostuvo que los procesos de TSMC con alimentación convencional necesitan patrones más ajustados, lo que reduce las ventajas económicas de utilizar High-NA EUV frente a combinar exposiciones con equipos tradicionales.
Sin embargo, esta comparación necesita un matiz importante: TSMC también dispone de una tecnología de alimentación eléctrica trasera denominada Super Power Rail (SPR), integrada en su nodo A16. Por tanto, no sería correcto interpretar las declaraciones como una ausencia general de esta capacidad tecnológica en el fabricante taiwanés.
Según la documentación oficial de TSMC, A16 combina transistores nanosheet con conexiones eléctricas por la parte posterior, destinadas a liberar espacio frontal para señales y reducir las pérdidas de tensión. Su producción en volumen está prevista para la segunda mitad de 2026.
La diferencia entre ambas estrategias reside en cómo se combinan las arquitecturas de interconexión, las reglas de diseño y los equipos litográficos. Disponer de High-NA EUV no garantiza automáticamente menores costes, del mismo modo que utilizar doble patrón no significa necesariamente fabricar chips con peores prestaciones.
Fuente de la imagen: IBM
Intel asegura haber alcanzado a TSMC tecnológicamente, pero reconoce su desventaja industrial
El director de tecnología de Intel, Pushkar Ranade, también abordó la competencia entre ambas compañías. Según explicó, la principal distancia que todavía debe reducir Intel se encuentra en la escala de producción, no necesariamente en las capacidades fundamentales de sus procesos avanzados.
El ejecutivo sostiene que las diferencias de unos pocos puntos porcentuales en rendimiento, consumo o densidad no determinan por sí solas la competitividad de una fundición. Considera más importante entregar los procesos a tiempo y conseguir tasas de fabricación satisfactorias durante las ampliaciones de capacidad.
Esta valoración representa la posición de Intel, no una demostración independiente de que haya alcanzado a TSMC en todas las métricas. La competitividad real también depende de los costes por oblea, el rendimiento de fabricación, la disponibilidad industrial y la capacidad para satisfacer las necesidades de diferentes clientes.
Ranade reconoció que TSMC fabrica actualmente un volumen de obleas considerablemente superior. Reducir esa diferencia exigirá inversiones sostenidas, nuevos contratos y una ejecución industrial consistente, especialmente cuando la demanda de semiconductores avanzados sigue creciendo por la inteligencia artificial.
I spent two days touring Intel’s most advanced fab and talking to its technical leadership to understand what the chips of the future will look like.
A lot of what’s coming next – gate-all-around transistors, backside power, CFET, hybrid bonding – is hard to follow without actually seeing it, so we made all the awesome animated explainers that I wish I had while I was prepping.
I also asked Intel’s leadership how the semiconductor industry will cope with the enormous shock in demand from AI.
AI compute has grown 3x a year for the last decade, but according to Intel’s CTO, Intel could only double leading-edge wafer production with today’s global stock of chipmaking tools.
What kinds of tricks can foundries pull to extend this crossover point where demand surges way ahead of supply?
This was a totally new format for us – hope you enjoy!
0:00:00 – Intro
0:00:47 – How Intel brings up a new process node
0:03:22 – What Intel learned from 10nm
0:06:28 – From planar transistors to gate-all-around
0:13:13 – Why High-NA EUV pays off for Intel but not TSMC
0:19:20 – Could chips have evolved completely differently?
0:23:33 – Inside Intel’s «Hot Topics» meeting
0:29:30 – Replacing copper wires with ruthenium
0:32:41 – Why stacked transistors take a decade to ship
0:39:45 – Hybrid bonding and the chip-to-chip bottleneck
0:48:00 – There aren’t enough tools to 10x chip production
0:53:14 – Can Intel catch up to TSMC?
1:01:02 – Terafab, and rethinking the fab from scratch— Dwarkesh Patel (@dwarkesh_sp) October 22, 2026
Los transistores apilados CFET plantean nuevos desafíos de fabricación
La entrevista también contó con Jack Kavalieros, vicepresidente de investigación de componentes de Intel, quien abordó los desafíos de los futuros transistores CFET (Complementary Field-Effect Transistor). Esta arquitectura propone apilar verticalmente transistores de tipo n y p, en lugar de disponerlos uno junto al otro.
Aunque el apilamiento permitiría aumentar la densidad sin reducir proporcionalmente el espacio lateral disponible, también obliga a establecer conexiones eléctricas entre diferentes niveles. Esto introduce dificultades adicionales durante los procesos de grabado y deposición de materiales.
Kavalieros explicó que fabricar zanjas extremadamente estrechas y profundas resulta cada vez más complicado. Además de conseguir la geometría adecuada, los fabricantes deben rellenarlas correctamente, evitando huecos y bolsas de aire que podrían comprometer las conexiones.
Estos problemas muestran que apilar transistores no consiste únicamente en colocar una estructura encima de otra. La viabilidad comercial dependerá de controlar múltiples etapas de fabricación con suficiente precisión y repetibilidad.
En conjunto, las declaraciones reflejan dos prioridades para Intel Foundry: aprovechar las ventajas arquitectónicas de 14A y mejorar su capacidad para fabricar grandes volúmenes de chips con rendimientos elevados. High-NA EUV puede proporcionar una ventaja en determinados diseños, pero su impacto comercial dependerá de los costes reales, la madurez del proceso y la capacidad de Intel para atraer clientes externos.
Vía: Wccftech
