La próxima arquitectura RDNA 5 de AMD empieza a dejar ver algunos de sus cambios internos más relevantes, y todo apunta a una evolución importante en el manejo de instrucciones dentro de la GPU. Según información detectada en parches del ecosistema Linux, la compañía estaría trabajando en optimizaciones a nivel de compilador e instrucciones que permitirían aprovechar mucho mejor la unidad Dual Issue VALU, algo que en generaciones anteriores no se explotaba del todo.
Estas mejoras podrían permitir que las futuras GPU basadas en RDNA 5 se acerquen mucho más a su rendimiento teórico máximo, especialmente en tareas que dependen de operaciones aritméticas FP32, una parte clave del rendimiento gráfico moderno.
Mejor aprovechamiento del Dual Issue VALU
El conocido observador de parches del ecosistema Linux Coelacanth-Dream ha señalado que AMD está introduciendo cambios que facilitarán el uso eficiente del Dual Issue VALU (Vector Arithmetic Logic Unit) dentro de la arquitectura RDNA 5.
Esta unidad dispone de dos carriles ALU, lo que permite que la GPU ejecute dos instrucciones por ciclo de reloj. En teoría, esto significa que el procesador gráfico puede duplicar el ritmo de operaciones aritméticas si el código está correctamente organizado.
El problema es que en RDNA 3 y RDNA 4, aunque el hardware ya incluía Dual Issue VALU, los compiladores de motores gráficos no siempre podían reorganizar el código de forma eficiente para aprovechar esta capacidad. En la práctica, muchas cargas de trabajo terminaban utilizando solo uno de los carriles disponibles, reduciendo el beneficio real del diseño.
Con RDNA 5, AMD parece estar abordando directamente este cuello de botella mediante cambios en la forma en la que se gestionan las instrucciones complejas dentro del pipeline de ejecución.
Las instrucciones FMA facilitarán el uso de ambas ALU
Uno de los elementos clave en esta mejora sería el uso más eficiente de FMA (Fused Multiply-Add). Este tipo de instrucciones permite combinar multiplicaciones y sumas en una sola operación, algo muy habitual en cálculos gráficos y científicos.
Gracias a estas instrucciones, los compiladores pueden emparejar operaciones complejas de forma más eficiente y enviarlas simultáneamente a los dos carriles del Dual Issue VALU. En términos prácticos, esto facilita que la GPU mantenga ambos carriles ocupados durante más tiempo, acercándose al rendimiento máximo que el hardware puede ofrecer.
Cuando esto ocurre, la arquitectura puede alcanzar con mayor facilidad su techo de rendimiento teórico, algo que hasta ahora no siempre era posible en generaciones anteriores.
Impacto en juegos y en cargas de IA
Para los jugadores, estas mejoras deberían traducirse en tasas de frames más estables y mayores en juegos rasterizados tradicionales, ya que el hardware podrá procesar más operaciones por ciclo cuando el código esté optimizado para ello.
Además, las instrucciones FMA también tienen relevancia en cargas de trabajo relacionadas con IA, donde las operaciones matemáticas intensivas son fundamentales. Esto encaja con la creciente integración de tecnologías como escalado impulsado por IA y generación de frames, áreas donde AMD continúa desarrollando su ecosistema gráfico.
Por ahora todavía es pronto para hablar de modelos concretos dentro de la familia RDNA 5, pero estos cambios en la arquitectura de ejecución de instrucciones sugieren que AMD también está centrando parte de su estrategia en optimizar la pila de software y compiladores, un aspecto cada vez más importante para exprimir el potencial del hardware moderno.
Vía: Wccftech
